시프트 레지스터 및 링 카운터 실험10.hwp

소개글

시프트 레지스터 및 링 카운터 실험10.hwp

목차

1. 목적
2. 기본이론
3. 실험기기 및 부품
4. 실험과정
5. 실험 고찰
6. 필요한 결과

본문내용

1. 목적
1. 시프트레지스터와 그 특성에 대해 공부한다.
2. 링카운터에 대해 공부한다.
3. 트위스트된 링카운터에 대해 공부한다.

2. 기본이론
레지스터는 데이터의 저장고 또는 하나의 메모리이다. 시프트(shift)레지스터는 레지스터 내부의 정보를 클럭이나 시프트 펄스에 따라 한 비트씩 옮기거나 이동시킬 수 있게 만든 메모리이다. 시프트 레지스터 IC에서 한 개의 저장고마다 쌍안정(bistable)을 이루고 있고, 시프트 레지스터는 이들 쌍안정소자의 캐스캐이드(cascade) 결합으로 이루어져 있다. 시프트레지스터의 소자는 R-S 플립플롭의 R-S특성 또는 J-K 플립플롭의 J-K특성을 직접 이용하고 있다. 여러 쌍안정 플립플롭들의 체인 연결에서, 쌍안정 플립플롭의 출력(Q와 Q )이 다음 쌍안정 플립플롭의 J-K입력에 연결(Q는 J에, Q는 K에)되어 있다면, 시프트 펄스에 의해 현재의 쌍안정 플립플롭의 출력은 다음단의 쌍안정값을 공급해 주면서 동시에 이 전단의 상태(데이타)를 받게된다. 그러므로 시프트 펄스가 들어오면 레지스터 내부의 데이터가 다른 위치로 시프트되게 된다.
시프트 레지스터의 회로구성 방향을 바꾸면 데이터가 시프트되는 방향을 왼쪽 또는 오른쪽으로 바꿀 수 있다(이때 데이터의 높은 자리 MSB가 왼쪽에, 낮은 자리 LSB는 오른쪽에 있다고 가정함). 따라서 이러한 시프트 레지스터를 시프트-레프트 또는 시프트-라이트 레지스터라 한다.
매 시프트 펄스 마다 데이터 비트가 한 단씩 시프트되고, N-시프트 펄스의 시간이 지연되면, 이때 시프트되어 나오는 데이터비트는 N-단의 내용이 된다. 이 때문에 시프트 레지스터는 지연기(delay)로 쓰일 수 있다.
직렬형 정보는 주어진 시간에 레지스터의 내용을 한 비트씩 출력하는 것이다. 이러한 비트단위의 정보가 전송되어 레지스터에 저장된 다음에는 모든단의 데이터가 병렬(parallel)형으로 동시에 읽혀질 수 있다. 이와 비슷한 방법에는 정보를 모든단에 병렬로 동시에 로드(load)한 다음, 끝단을 향해 데이터를 비트 단위로 시프트함으로써 끝단에서 그 정보를 비트 단위로 읽을 수 있다. 이러한 형의 시프트 레지스터는 병렬 데이터를 직렬 데이터로 변환하게 된다.

참고 자료

없음