[VHDL] 플리플롭(flip-flop), 카운터(COUNTER), 8진 카운터, 10진 카운터(counter),래치(Latch)

소개글

1. 플리플롭(flip-flop)

2. 카운터(COUNTER)

3. 8진 카운터

4. 10진 카운터(counter)

5. 래치(Latch)

목차

1. 플리플롭(flip-flop)

2. 카운터(COUNTER)

3. 8진 카운터

4. 10진 카운터(counter)

5. 래치(Latch)

본문내용

1. 플리플롭(flip-flop)
플립플롭은 두 가지상태 사이를 번갈아 하는 전자회로를 말한다. 플립플롭에 전류가 부가되면,현재의 반대 상태로 변하며 (0 에서 1 로,또는 1 에서 0 으로), 그 상태를 계속 유지하므로 한 비트의 정보를 저장할 수 있는 능력을 가지고 있다. 여러개의 트랜지스터로 만들어지며 SRAM이나 하드웨어 레지스터 등을 구성하는데 사용 플립플롭에는 RS 플립플롭, D 플립플롭, JK 플립플롭, T 플립플롭 등 여러 가지종류가 있다.

① RS 플립플롭
<그림 1-1> 의 (a)에서 S와 R이 입력 단자이다. 출력 Q는 [그림 1-1]의 (b)에서와 같이 ⓐ시점에서 입력 S가 HIGH로 됨에 따라 0에서 1로반전(SET) 되고 ⓑ시점에서 R이 High로 될 때까지 1을 유지(기억)하고 있다가 R이 High가 되면 다시 0으로 반전(Reset)된다. 또 그 상태를유지하다가 S가 1 이 되는 ⓒ점에서 다시 출력 Q가 1이 된다.
요약해서 말하자면 출력 신호인 Q는 S(Set)단자에 1의 신호가 들어오면 1이 되고 R(Reset)단자에 1의 신호가 들어오면 Q는 0 이 된다.따라서 이 FF의 이름은 Reset-Set Flip Flop이 되는 것이다.그리고 Q`는 항상 Q의 반대 레벨이다.[그림 1-1]의 (b)는 타임 차트(Time Chart)라고 하는데 이는 각 단자의 시간에 따른 전압의 변화, 즉 Oscilloscope를 통해서 전압을 관측한 내용이라고 할 수 있다.
여기서 한 가지 주의해야 할 것은 R이나 S가 0에서 1로 (UP)되는 모서리(edge)에서 출력의 신호에 영향을 주는 것(trigger)이다 .이러한 방식은 UP edge triggering이라 한다. 그리고 클록(HIGH-LOW-HIGH로 일정 주기를 갖는 펄스)이나 게이트의 입력 신호 형태는 아래와 같이 O (buble)이 붙으면 부논리(0)를 나타낸다.다시 말하면 부논리라는 것은 0일 때 Enable됨을 나타내기도 하고 Down edge triggering을 나타내기도 한다.

참고 자료

없음