회로망해석 프로젝트00

소개글

회로망해석 프로젝트00

위 자료 요약정리 잘되어 있으니
잘 참고하시어 학업에 나날이
발전이 있기를 기원합니다 ^^

목차

1. 프로젝트 1
1) 페 이 저 회 로
○ 설계 목표
○ 회로분석 및 페이저회로
2) 부하가 흡수하는 실평균전력 최대값 측정
3) 자체평가
◦ 업무 분담
4) 분석 및 토의 결과
ο 회로 분석
ο 실평균전력 최대값 측정

2. Project2
1) 회 로 설 계
(1) 설계 목표
(2) RC직렬회로(고역통과필터)
◦ 이론
◦ 차단주파수
○ RC회로도

◦ 파형이 1kHz 일때
- 1kHz 파형도
◦ 파형이 10kHz 일때
◦ 파형이 20kHz 일 때
2) LC직렬회로(저역통과필터)
3) RL회로도
◦ 파형이 1kHz 일 때
◦ 파형이 10kHz 일 때
◦ 파형이 20kHz 일 때
◦ 파형이 100kHz 일 때
4) 신호 분리 필터
파형(10k)
파형(20k)
파형(0.1k)
파형(200k)
5) 자체평가
6) 분석 및 토의 결과
ο 각 필터의 실사용 예

본문내용

3) 자체평가
◦ 업무 분담
- 김제훈 : Pspice 시뮬레이션 --- 40%
- 신인식 : 보고서 작성 및 발표 자료 작성 --- 30%
- 이종석 : 발표 준비 및 기본 지식공부 --- 30%

4) 분석 및 토의 결과
ο 회로 분석
- 전류 iR은 전류분배 법칙에 의해 0.55∠-164.1°임을 간단히 구할 수 있음
- 회로는 병렬이므로 R에 걸리는 전압이 회로 전체에 걸리는 전압 됨
- 전압 v는 0.27∠-164.1°
※ 이러한 병렬회로의 경우 R에 걸리는 전류의 위상이 회로전체에 걸리는 전압의 위상이 된다는 것을 확인함

ο 실평균전력 최대값 측정
- 을 이용
- 전류와 전압이 같을 때 실평균 전력의 값은 최대값을 가리킴
※ Pspice의 파형도를 이용하여 실평균 전력의 최대값을 확인 할 수 있었다.


2. Project2

1) 회 로 설 계
(1) 설계 목표
-현실적인 제한 조건을 반영하여 전기 회로, 요소, 공정을 설계할 수 있는 능력을 배양

(2) RC직렬회로(고역통과필터)
◦ 이론
- 용량성 리액턴스()가 존재
- 은 저항에 걸리므로 전류와 동상을 가지고,
Vc는 콘덴서에 걸리므로 90도의 진상전류가 흐름
(Vc는 전류보다 90도 뒤진 전압이 형성)
- 합성전압은 과 Vc의 벡터합이 되는데 4사분면에 존재
( IF Vc 상승 -> V는 y축으로 접근 -> 위상각이 커짐)
- RC회로의 임피던스 Z=
※ 커패시터의 주역할 : DC blocking

참고 자료

없음