[논실]예비3, 200820126, 안효중, 4조

소개글

아주대 논리회로실험 예비보고서 입니다. 2011-2에 수강한 자료입니다.

목차

[1] 실험 목적

[2] 주요 이론

[3] 주요 디바이스

[4] 실험 절차

[5] 예상 결과물

[6] 참고 문헌

본문내용

[1] 실험 목적
Logic gate를 이용해 adder(가산기)와 substractor(감산기)를 구성해 본다.
디지털 시스템의 기본 요소인 가산기와 감산기의 기본 구조와 동작원리를 이해한다.

[2] 주요 이론
① 반가산기(Half adder) – 2진수 덧셈에서 가장 오른쪽 자리의 덧셈 계산을 위해 사용된다. 두 개의 입력 A, B의 합 S와 자리올림(carry) C를 출력하는 회로다.
② 전가산기(Full adder) - 두 개의 입력 A, B와 자리올림 를 더해 합 S와 자리올림 를 출력하는 회로다.
③ 반감산기(Half subtracter) - 입력 A와 B의 뺄셈을 해 그 차(D)와 빌림수(B)를 나타내는 회로이다.
④ 전감산기(Full subtracter) - 입력 A와 B의 뺄셈을 할 때 뒷자리에 빌려주는 수()가 있는 뺄셈에서 앞단으로부터 빌려오는 수()와 뺄셈 결과(D)를 출력한다.

[3] 주요 디바이스
전압원, 결과를 확인하기 위한 전구, IC(74HC86, 74HC08, 74HC32, 74HC04), 저항

[4] 실험 절차
① 반가산기(Half adder) – XOR gate(74HC86)와 AND gate(74HC08)를 이용해 회로도대로 구성한다. 입력 A, B는 전압원을 통해 공급받고 출력 S, C는 전구의 점등 여부를 통해 확인한다.

참고 자료

수업자료 PPT
John F. Wakerly, Digital design, Prentice Hall, 2006