스톱워치(stop watch) 설계 프로젝트

소개글

2013년도 2학기 논리회로 실험 입니다.
프로젝트 과제로 7-segment 로 구현한 스톱워치 입니다.

설계 Block diagram의 형태로 구간별로 자세히 기능을 설명했습니다.
설계 조건에서 제시한 start/stop 기능과 reset/lap 기능의 구현의 목적을 달성하였습니다.

2013-2학기 실험 반 전체 1등 보고서입니다.

목차

1. 설계목표
2. 설계 제안
3. 블록단위의 설명
4. 최종 설계도
5. 고찰 및 결론

본문내용

FPGA를 사용하여 스톱워치를 설계한다.
- 입력 : start/stop, rap/reset 버튼 2개로 구성
- 출력 : 7segment 5개를 사용하여 분, 초, 초/10 (00:00 .0)를 구현

[ 동작 조건 ]
1) 초기상태에서 start/stop 버튼을 한번 누르면 시간이 흐름.
2) 1번 상태에서 start/stop 버튼을 다시 누르면 경과하던 시간이 멈춤.
3) 2번 상태에서 reset/lap 버튼을 누르면 다시 0으로 리셋 됨.
4) 1번 상태에서 reset/lap 버튼을 누르면 버튼을 누른 순간 의 시간이 표시되고 내부적으로는 계속 시간이 경과함.
5) 4번 상태에서 reset/lap 버튼을 재차 누르면 경과하던 시 간이 다시 표시됨. (1번 상태로 돌아감.)
6) 4번 상태에서 start/stop 버튼을 누르면 내부적으로 경과 하던 시간이 멈춤.
7) 6번 상태의 진행 중 reset/lap 버튼을 누르면 내부적으로 멈춰있던 시간이 표시됨
(2번 상태로 돌아감.)

<중 략>

0.1 카운터에서 10을 카운팅 할 때마다 1카운터로 클럭을 넘겨주는 구조이다. 마찬가지로 1카운터가 10마다 다음 단으로 클럭을 넘겨준다 총 5개의 7490 소자가 Cascading 되어 있는 구조이다 10sec, 10min 카운터는 6에서 클럭을 넘겨주어야 하기 때문에 6에서 7490의 각각 clear단자로 신호를 넘겨주게 된다. 또한 전체 clear 입력이 별도로 존재하여 reset스위치를 통하여 5개의 7490 소자가 모두 동시에 clear되는 구조를 가진다.

참고 자료

없음