실험2 제06주 Lab04 Post Comparator

목차

1. Introduction
1) Purpose of this Lab
2) Essential background for this Lab

2. Result of this Lab
1) Measured data and description of Lab 1 (1-bit Subtracter)
2) Measured data and description of Lab 2 (4-bit Subtracter)
3) Measured data and description of Lab 3(1-bit Comparator)
4) Measured data and description of Lab 4(4-bit Comparator)

3. Discussion

4. Conclusion

5. Reference

본문내용

1. Introduction
1) Purpose of this Lab
Verilog HDL의 사용방법을 숙지하고 이를 이용하여 직접 논리회로를 설계, 제작할 수 있다. 이전 실험을 통해 습득한 Modeling을 통해 1-bit Subtracter와 1-bit Comparator, 그리고 더 나아가 4-bit Subtracter와 4-bit Comparator를 설계, 제작할 수 있다.

<중 략>

총 5-bit로 표현되는 것을 확인할 수 있었다. Lab 3에서는 1-bit Comparator를 Behavioral Modeling으로 Verilog code를 작성하여 설계하였다. 이어서 Lab 4에서는 1-bit Comparator를 Instance하여 4-bit Comparator를 설계하였다. 결과만 따져보면 두 Input 간의 대소관계를 따졌을 때, A>B이면 AGB=1, A=B이면 EQ=1, A<B이면 ALB=1인 결과를 얻는다. 이 때, EQ는 각 bit의 EQ 결과가 1일 때를 AND 하여 나타냈고, AGB는 (MSB를 비교했을 때, A>B인 경우) + (MSB가 같고 (MSB-1) bit를 비교했을 때, A>B인 경우) + (MSB와 (MSB-1)가 같고 (MSB-2) bit를 비교했을 때, A>B인 경우) + (MSB와 (MSB-1)와 (MSB-2)가 같고 LSB를 비교했을 때, A>B인 경우)로 나타냈으며 ALB는 ~AGB&~EQ로 정의했다.

참고 자료

http://club.uos.ac.kr - 제 6주차 강의교안