[A+ 예비보고서] 아주대 논리회로실험 실험3 '가산기& 감산기'

소개글

2012년도에 수강한 아주대 논리회로실험 레포트입니다.
학점은 A+를 받았구요.
대학원 조교들이 선호하는 양식과 구성으로 작성하였습니다.

기본구성

보고서 + 데이터시트 + 진리표 + pspice 결과로 되어있습니다.

목차

1. 실험목적
2. 실험이론
3. 실험내용
4. 실험 예상 결과
5. 실험 결론

본문내용

실험 3 예비보고서

1. 실험목적
-Logic gates를 이용하여 가산기(adder)와 감산기(subtractor)를 구성하여 동작을 확인해본다.
-디지털 시스템의 기본 요소인 가산기와 감산기의 기본 구조 및 동작 원리를 이해한다.
-반가산기와 전가산기의 진리표를 작성해보고 각각의 특성과 차이점을 이해한다.
-반감산기와 전감산기의 진리표를 작성해보고 각각의 특성과 차이점을 이해한다.

2. 실험이론

●가산기(adder)
-이번에 실험할 가산기에는 전가산기(full adder: FA)와 반가산기(half adder: HA)가 있는데, 간단하게 설명하자면 세 비트의 덧셈을 수행하는 조합 회로를 전가산기(full adder: FA)라 하고, 캐리를 고려하지 않고 두 비트만을 더하는 조합 회로를 반가산기(half adder: HA)라 한다. 또한 두 개의 반가산기(half adder: HA)를 이용하여 하나의 전가산기(full adder: FA)를 구성할 수 있다.

●전가산기(full adder: FA)
-전가산기는 세 개의 입력과 두 개의 출력을 가지고있는데, 세 개의 입력을 각각 x,y,z라 한다면, x와 y를 가수와 피가수를 나타내는 두 입력 비트라고 하고, z를 세 번째 입력 변수로 바로 전 위치의 비트 덧셈으로부터 넘어온 캐리입력(carry input)이라 한다. 여기서 3개의 입력의 합은 0-3까지 나오므로 2진수로 표현하려면 2개의 디지트가 필요하므로 두 개의 출력을 필요로한다. 두 출력 중 합은 S로, 캐리는 C로 표시한다. 전가산기의 진리표와 부울함수는 다음과 같다.

<중 략>

●감산기(subtractor)
-두 2진수의 뺄셈은 감수의 보수를 구해서 그것을 피감수에 더함으로써 구할 수 있다. 이 방법에 의하면 뺄셈은 전가산기를 사용하는 덧셈이 된다. 그러나, 뺄셈을 직접 수행하는 논리 회로를 구성하여 뺄셈을 할 수도 있다. 이번 실험에서는 전감산기(Full-substractors)와 반감산기(Half-substractors)를 구성하여 확인해본다.

참고 자료

없음