Verilog HDL

*연*

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최초 등록일: 2016.04.06
최종 저작일: 2014.10; 57페이지/ MS 워드; 가격 1,000원

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1. Introduction (실험에 대한 소개)
가. Purpose of this Lab
나. Essential Backgrounds (Required theory) for this Lab
다. Hypothesis of this Lab & Basis of the assumption

2. Materials & Methods (실험 장비 및 재료와 실험 방법)
가. 실험을 통해 구하고자 하는 데이터와 이를 획득하기 위한 실험 순서
나. Materials (Equipment’s, Devices) of this Lab
다. Matters that require attentions

3. Supposed Data and Results of this Lab (예상 실험 결과)

4. Reference (참고문헌)

본문내용

1. Introduction (실험에 대한 소개)
가. Purpose of this Lab :

나. Essential Backgrounds (Required theory) for this Lab
1) HDL 기반 설계의 장점
가) 설계 시간의 단축
(1) 초기 설계과정에서의 설계오류 수정이 용이
(2) 합성에 의한 회로 생성과 설계 변경이 용이
나) 설계의 질 향상
(1) 우수하고 광범위한 하드웨어 기술 능력, 상위 수준의 설계 가능
(2) 다양한 설계기법의 검색에 의한 최적화 도달
(3) 선택적 최적화 기법을 이용한 합성 설계
다) 특정 설계기술이나 공정과 무관한 설계
(1) 특정 ASIC 제조업체 및 구현기술과 무관한 설계 가능
(2) 동일한 HDL 설계의 다른 라이브러리 이용한 합성
(3) 신속한 하드웨어 원형화 (prototyping) 가능
라) 낮은 설계 비용
(1) 상위레벨 설계도구의 사용에 따른 설계 생산성 향상
(2) 설계기간의 단축에 따른 설계비용의 감소
(3) 설계자산의 재사용에 의한 설계비용의 감소
마) 표준 HDL 및 사용자의 확대
(1) IEEE 표준인 동시에 미국 정부의 공인 HDL
(2) 전세계적으로 설계 및 설계정보 교환의 수단으로 사용이 확대
바) 효율적인 설계관리
(1) HDL 언어의 구조적 설계 (structured design) 기능을 이용한 전체 설계의 기능별 분할 설계 및 설계관리 및 문서화 용이

2) Verilog HDL의 역사
가) Verilog HDL
(1) 1983년 Gateway Design Automation사에서 하드웨어 기술언어인 HiLo와 C 언어의 특징을 기반으로 개발
(2) 1991년 Cadence Design Systems가 Open Verilog International (OVI)라는 조직을 구성하고 Verilog HDL을 공개
(3) 1993년 IEEE Working Group이 구성되어 표준화 작업을 진행
(4) 1995년 12월 IEEE Std. 1364-1995로 표준화

참고 자료

3강 참고자료 및 데이터시트

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