01-논리회로설계실험-예비보고서

목차

1. 실험 목표
2. 예비 이론
3. 실험 내용
4. 출처 (Reference)
5. 고찰

본문내용

1. 실험 목표
VHDL의 기본개념과 프로그래머블 로직의 형태를 이해하고 이를 통해 기본 게이트를 설계할 수 있다.

<중 략>

(4) 동작적 모델링, 자료 흐름 모델링, 구조적 모델링 대해 적으시오.
- 동작적 모델링 : 동작에 대해 상세히 기술되는 구조적 모델링에 비해 상위의 추상적인 개념을 서술하는 방법으로 기술 된다. 예를 들어 F = AB+BC를 구현할 때 AND-OR을 사용할 수도 있고 NAND을 사용할 수도 있을 것이다. 이 두 개의 방법은 서로 다른 구조적 모델링이지만 서로 같은 추상적 의미를 지닌 동작적 모델링이다. 따라서 동작적 모델링으로만 회로를 설계하면 회로의 효율성이 떨어지는 일이 발생할 수 있을 것이다.

- 자료 흐름 모델링 : 상위 추상레벨을 갖는 동작적 모델링과 하위 추상레벨을 갖는 구조적 모델링 사이의 중간의 추상레벨을 갖는 모델링이다. 이는 RTL 레벨이라고도 표현하는데 레지스터와 그 레지스터에 데이터를 로딩하고 조작하기 위한 제어 논리로 구성된다. 다시 말해 레지스터 간의 데이터 전송에 의해 기술된다.

- 구조적 모델링 : 원시적 게이트들 (AND,NAND,OR,NOR,XOR)을 이용하여 구성되어 있는 모듈들을 이용하여 회로를 모델링하여 컴포넌트와 컴포넌트 간의 상호연결 구조가 분명히 기술된다. 또한 개별 게이트나 플립플롭의 사용을 지정할 수 있을 정도로 상세히 기술할 수 있다. 따라서 설계하는데 있어서 시간이 많이 걸리고 구성 후 타인이 볼 때 구조에 대한 이해가 어려우며 대규모 설계가 까다롭다. 그러나 세부적인 동작지연시간까지 계산이 가능하기 때문에 회로의 효율성이나 속도를 높이는 데에는 최적일 것이다.

<중 략>

5. 고찰
- 비록 아직은 기초적인 단계이지만 칩의 종류와 설계언어에 대해서 간략하게나마 알 수 있었다. 그 중 흥미로운 것은 회로 설계 언어 내부에서도 Low level 방식의 프로그래밍과 High level 방식의 프로그래밍이 존재한다는 것이였다. 추상적인 모델링 방법으로 갈수록 코드를 짜는 것이 훨신 쉽고 간단하였지만 회로가 대규모화 될수록 효율성은 떨어질 것 같다는 느낌을 받았다.

참고 자료

Charles H.Roth,Jr.『VHDL을 이용한 디지털 시스템 설계』 CENGAGE, 2008, ‘프로그래머블 로직 디바이스의 소개’
http://ko.wikipedia.org/wiki/FPGA
http://ko.wikipedia.org/wiki/CPLD