서울시립대학교 전전설2 4주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)
- 최초 등록일
- 2020.07.22
- 최종 저작일
- 2019.10
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소개글
"서울시립대학교 전전설2 4주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)"에 대한 내용입니다.
목차
1. Introduction (실험에 대한 소개)
가. Purpose of this Lab
나. Essential Backgrounds (Required theory) for this Lab
2. Materials & Methods (실험 장비 및 재료와 실험 방법)
가. 수행 과제
나. Materials(Equipments, Devices) of this Lab
3. Reference (참고문헌)
본문내용
1. Introduction (실험에 대한 소개)
가. Purpose of this Lab
이번 실험에서 Verilog HDL언어를 사용하여 Combinational Logic을 설계 및 실험한다. 연산 로직, 비교기 등을 설계한다. Module instantiation을 이용한 Structural modeling방법을 실습한다.
조합회로를 always 구문 안에서 behavioral 모델링으로 디자인하는 방법을 실습한다.
나. Essential Backgrounds (Required theory) for this Lab
(1)Always 구문과 initial 구문의 차이점에 대하여 조사하시오.[1]
Initial 구문은 테스트 벤치에서 일반적으로 활용되는 구문으로, 시뮬레이션 시작 시 특정 명령이 수행되도록 하는 구문이다. Initial 구문은 모듈 내에서 정의할 수 있는 구문 수에 제한이 없다.
예를 들어 3개의 initial 구문을 작성하였다면 세 블록이 동시에 시작되어 병렬적으로 실행이 된다.
예시로 lab#03의 테스트 벤치 중 임의로 한 개를 가져왔다.
참고 자료
Always and Initial
https://en.wikibooks.org/wiki/Programmable_Logic/Verilog_Always_and_Initial
https://www.chipverify.com/verilog/verilog-initial-block (verilog initial block)
2의 보수
https://ko.wikipedia.org/wiki/2%EC%9D%98_%EB%B3%B4%EC%88%98 (2의 보수)
port Mapping for Module Instantiation in Verilog
http://www.vlsifacts.com/port-mapping-for-module-instantiation-in-verilog/