VLSI설계및실험Practice4

목차

1. carry_select_adder_20b.v
2. csa.v
3. D_FF_1.v
4. D_FF_11.v
5. D_FF_12.v
6. D_FF_16.v
7. D_FF_2.v
8. D_FF_20.v
9. D_FF_21.v
10. D_FF_22.v
11. D_FF_23.v
12. D_FF_3.v
13. D_FF_4.v
14. D_FF_5.v
15. D_FF_6.v
16. FA.v
17. FA_4.v
18. mux_2to1_1b.v
19. mux_2to1_2b.v
20. mux_2to1_3b.v
21. mux_2to1_4b.v
22. mux_2to1_5b.v
23. mux_2to1_6b.v
24. rca.v
25. srcsa.v
26. stimulus_adder_22b.v
27. stimulus_pipelined_carry_select_adder_20b.v
28. VLSI설계및실험Practice4.hwp

본문내용

실험제목
1. 2-stage pipelined 22-bit Ripple Carry Adder
2. 2-stage pipelined 20-bit Carry Select Adder
3. Bonus Experiment
2-stage pipelined 22bit Square Root Carry Select Adder

RCA와 CSA를 비교하면 CSA가 더 빠른 연산속도를 보여주지만 Total area가 더 큰 것을 볼 수 있고
SRCSA와 CSA를 비교하면 SRCSA가 더 빠른 연산속도를 보여주고 Total area 또한 더 작은 것을 볼 수 있다.
단, Power의 측면에서 살펴보면 RCA와 CSA는 근소하게 RCA에서 더 큰 power를 소모하고 SRCSA는 세 모듈 중 가장 빠른 대신 가장 높은 power를 소모하는 것을 볼 수 있다.
또한 여기서 RCA를 지난주 실험의 Non-pipelined RCA와 비교하면 Delay가 4.62 vs 7.95로 대략 반 정도의 delay 감소가 있음을 알 수 있고
SRCSA의 경우 지난주 실험값과 비교하면 Delay가 2.87 vs 5.52로 이 또한 대략 반 정도의 delay 감소가 있음을 알 수 있다.
결론적으로 2stage로 Pipeline된 모듈의 경우 Delay가 대략 반보다 조금 큰 정도로 줄었고 이는 연산 시 Clock을 여러 주기에 걸쳐 사용하고 대략 반 정도의 과정을 같은 Clock 동안 진행하기 때문이다.

참고 자료

없음

압축파일 내 파일목록

carry_select_adder_20b.v
csa.v
D_FF_1.v
D_FF_11.v
D_FF_12.v
D_FF_16.v
D_FF_2.v
D_FF_20.v
D_FF_21.v
D_FF_22.v
D_FF_23.v
D_FF_3.v
D_FF_4.v
D_FF_5.v
D_FF_6.v
FA.v
FA_4.v
mux_2to1_1b.v
mux_2to1_2b.v
mux_2to1_3b.v
mux_2to1_4b.v
mux_2to1_5b.v
mux_2to1_6b.v
rca.v
srcsa.v
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