[서울시립대] A+ 전전설1 [연산증폭기의 응용] 예비+결과 보고서

소개글

"[서울시립대] A+ 전전설1 [연산증폭기의 응용] 예비+결과 보고서"에 대한 내용입니다.

목차

1. 서론
가. 실험의 목적
나. 실험 이론

2. 실험 장비 및 재료

3. 실험 방법 및 예상 실험 결과

4. 실험 교안에서 지시한 내용

본문내용

가. 실험의 목적
1) 연산증폭기를 이용한 여러 가지 응용회로를 습득한다.
나. 이론적 배경
1) 연산증폭기(OP amp : Operational Amplifier)란 덧셈, 곱셈, 뺄셈, 나눗셈의 수학적인 연산의 기능을 수행할 수 있도록 만들어진 고 이득 직렬증폭기로, 신호처리, 컴퓨터, 통신, 신호발생장치 및 측정장치 등 다양한 종류의 전자 회로에서 중요한 구성 요소(building block)로 사용되고 있다.
2) 실험에서 사용하는 패키지 외형(위쪽에 오목한 홈이 있거나 동그라미 표시)
3) 위의 그림에 있는 패키지의 연산증폭기의 회로 표현은 아래 그림으로 나타낸다.
 3번 포트: 비반전(non-inverting) 입력 단자 -> 입력신호와 출력신호가 동일 위상을 갖는다.
 2번 포트: 반전(inverting) 입력 단자 -> 입력신호와 출력신호가 반전 위상을 갖는다.
 6번 포트: Vout: 출력 단자
 7번 포트: 양의 전원 공급 단자 (+15 V)
 4번 포트: 음의 전원 공급 단자 (-15 V)
4) 이상적인 연산증폭기는
 (1) 개방루프 이득 (open-loop gain): ∞
 (2) 대역폭 (bandwidth): ∞
 (3) 슬루율 (slew rate): ∞
 (4) 공통모드 제거비 (CMRR(Common-Mode Rejection Ratio): ∞
 (5) 입력 임피던스 (input impedance): ∞
 (6) 입력 전류 (input current): 0
 (7) 입력 오프셋 전압 (input offset voltage): 0
 (8) 출력 임피던스 (output impedance): 0
5) 이상적인 연산증폭기의 전압이득이 무한대이기에, 증폭기 입력단자간의 전압은 영이 되며 이는 단락을 의미한다. 그러나, 이 단락현상을 물리적인 실제적 단락이 아니기에 이를 가상접지(virtual ground)라고 한다.

참고 자료

실험7_연산증폭기_(수정본)_예비자료 [서울시립대학교]
https://blog.naver.com/jh_h1022?Redirect=Log&logNo=221312089948 [반전증폭]

압축파일 내 파일목록

연산증폭기의 응용_post.docx
연산증폭기의 응용_pre.docx