2019. 2 CMOS소자공학 LAYOUT설계

목차

1. 서론
1) Half Adder란?
2) Half Adder의 구성

2. 설계
1) 설계과정
2) 회로설계
3) LAYOUT 설계

3. Truth table 및 분석

4. RAMP pulse를 이용한 delay 추출

5. 최종 LAYOUT

6. 결론 및 고찰
1) 문제 발생 및 해결
2) 제작 시 발생한 문제
3) 결론

본문내용

이번 과제를 하면서 my cad 사용법을 익힐 수 있었다. 최초 과제를 받았을 때는 S/D 사이의 간격을 줄이지 못해 약 60㎛ 가로 길이가 나오면서 줄일 수 없다는 생각이 들었다. 하지만, 몇 노드에서 shared Source/Drain을 사용하면서 이 문제를 해결하여 약 40㎛까지 줄일 수 있게 되었다.
또한, 설계과정에서 poly – si와 metal의 contact을 위해서는 반드시 metal1-metal2등의 과정을 거쳐야 하는데 metal2에 contact을 하는 바람에 DRC, ERC에서는 오류가 나오지 않았지만, my spice에서 문제가 발견되었다. 하지만, 강의 내용을 찾아보던 중 순서대로 contact을 해야 한다는 말이 적혀있었고, 그 결과 바로 문제가 해결되었다.

가장 아쉬웠던 점은, 노력했음에도 불구하고 더 이상의 크기를 줄이지 못한 것이 아쉬웠다. shared s/d 등 scale을 줄이고자 많은 metal을 사용하고자 하였지만, short circuit 문제가 발생 되었다. 그러면서 기존의 scale을 유지하였고, 그 최적의 결과가 약 40㎛의(가로) 크기를 갖게 되었다.

표준 cmos 공정을 해보면서 cad를 통해 구현해본 것이 인상적인 경험이었던 것 같다. 아직 실무가 아니고 실험으로만 가능하지만, 가상으로 길이, 크기 등을 조절하면서 설계해본 경험이 좋은 경험이라는 생각이 들었다. 더 나아가 제조하는 것이 단순한 배치라고 생각했던 지금까지 생각과는 달라서 놀랍다. layout이 단순 작업이 아니라는 것을 알고, 공정할 때 my cad 툴을 돌려가며 하면 좋을 것 같다. 또한, delay 그래프를 보면서 크기, 회로 설계가 또 다른 장비에 무리를 줄 수 있는 만큼, 회로 설계가 얼마나 중요한지 깨닫게 되었다. IC 칩 제조가 쉽지 않다는 것을 다시 한번 깨닫게 되었다.
비록 시간이 오래 걸리고 그 과정은 너무 힘들었지만, 좋은 경험 할 기회였다.

참고 자료

없음