기초전자회로실험 - Sequential logic design using Verilog(순서논리) 예비레포트

소개글

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목차

1.실험제목

2.실험목적

3.실험장비
1) Digilent Nexys4 FPGA Board
2) Vivado Design Suite 2014.4
3) Xilinx

4.관련이론
1) Hardware Description Language(HDL)
2) verilig의 요소의미
3) S-R래치
4) D 래치
5) D 플립플롭
6) J-K 플립플롭
7) T 플립플롭

5.실험방법

6.Vivado simulation

7.참고문헌

본문내용

위의 D 플립플롭 회로는 두 개의 D 래치와 인버터로 이루어져 있으며, A1소자(마스터)의 출력을 A2(슬레이브)의 입력에 들어갈 수 있도록 마스터 슬레이브 구조로 되어 있으며 플립플롭의 관점에서 볼 때, A1의 D는 입력부이고 A2의 Q는 출력부이다. 이 회로도를 참고하여 오른쪽 데이터 변화표를 확인해보자. 처음엔 A1과 A2의 Q가 X신호라 하자. Clock에 클락신호를 인가하고, D에 A2의 Q를 수정할 신호를 넣는다. 처음 Clock = 1에서, A1의 Clk(=E)가 0이라 A1의 Q는 X그대로 유지되지만, Clock = 0이 될 때, A1의 Clk(=E)가 1이 되어 A1의 Q가 D로 복사(수정)된다. 하지만, A2의 Clk(=E)는 0이라 A2의 Q는 X 그대로다. 그런데, Clock = 1이 될 때, A2의 Clk(=E)가 1이 되므로 A2의 Q가 D로 복사(수정)된다. 래치 사이에서 데이터가 점차 바뀌지만, 플립플롭의 관점에서 볼 때, rising edge(0->1)에서만 순간적으로 플립플롭의 데이터 수정이 이루어짐을 확인할 수 있다. falling edge(1->0)에서만 데이터 수정이 이루어지려면, Clock에 인버터를 달아주거나 A1 앞의 인버터를 A2 앞쪽으로 옮기면 된다.[5]

참고 자료

https://m.blog.naver.com/rlaghlfh/221092364207
https://ko.wikipedia.org/wiki/%ED%95%98%EB%93%9C%EC%9B%A8%EC%96%B4_%EA%B8%B0%EC%88%A0_%EC%96%B8%EC%96%B4
https://m.blog.naver.com/PostView.nhn?blogId=km641&logNo=221477131956&proxyReferer=https:%2F%2Fwww.google.com%2F
https://m.blog.naver.com/PostView.nhn?blogId=lagrange0115&logNo=220722338106&proxyReferer=https:%2F%2Fwww.google.com%2F
https://ko.wikipedia.org/wiki/%ED%94%8C%EB%A6%BD%ED%94%8C%EB%A1%AD
https://bigdark.tistory.com/35
https://m.blog.naver.com/PostView.nhn?blogId=asd7979&logNo=30111605704&proxyReferer=https:%2F%2Fwww.google.com%2F