디지털 공학 실험 XILINX 결과레포트 hlaf, full, 4-bit adder

소개글

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목차

1. 실험 제목
2. 실험 결과
3. 고찰

본문내용

1. 실험 제목 [Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증(4-bit Adder)]

<중 략>

3. 고찰
이번실험도 저번실험과 마찬가지로 verilog를 사용하여 코드를 작성하고 FPGA를 통해 검증을 하는 실험이었다. 저번 실험이 논리 게이트 였다면, 이번 실험은 심화버전인 half adder, full adder, 4bit adder를 직접 구현해 보았다. ‘디지털 공학’ 수업에서 배운 half adder 와 full adder를 karnaugh map을 이용하여 간소화 시키고 그 둘을 합쳐서 4bit adder의 논리식도 구할 수 있었다. 상대적으로 코드가 간단한 half, full adder와 달리 4bit adder 는 배열의 개념도 알아야 코드를 구성할 수 있었다. 저번과 마찬가지로 코드의 정확한 작성이 매우 중요함을 알 수 있었다. *를 +로 착각하여 계속 simulation창이 의도와 맞지 않게 나오기도 하였고, implementation 이 안되어서 오류창을 확인하였더니 nexys code 의 핀 번호도 매우 중요함을 알 수 있었고 또한 그게 바로 hard ware 의 결과와 직결된다는 사실을 알았다.

참고 자료

없음