서울시립대 전전설2 Lab-07 예비리포트 (2020 최신)

목차

1. 실험목적
2. 배경이론 및 사전조사
3. 실험방법
4. 실험예상결과
5. 참고문헌

본문내용

1. 실험목적
Finite State Machine의 두 종류인 Moore machine과 mealy machine의 차이점에 대해 학습하고 Verilog HDL을 이용해 moore machine을 설계한다. 이 때 module instantiation을 이용해 structural modeling 방식으로 설계하고 장비에서 동작을 테스트한다.

2. 배경이론 및 사전조사
Finite State Machine(FSM)은 상태(이 때 상태의 개수는 유한)의 천이를 통해 출력을 생성하는 회로로 디지털 시스템 제어회로에 폭넓게 사용된다. FSM은 다음 상태를 결정하는 조합회로 블록, 현 상태를 저장하는 순차회로 블록, 출력값을 결정하는 조합회로 블록, 총 세 가지 블록으로 구성된다. FSM은 출력값이 어떻게 결정되느냐에 따라 두 가지 종류가 있다. Moore machine의 경우 출력이 현재 상태로만 결정된다. 반면 Mealy machine은 출력이 현재 상태뿐 아니라 입력에 의해서도 결정된다.
우선 원 안에 state와 output을 함께 표기하는 것을 볼 수 있다. output이 오직 현 state에 의해 결정되기 때문에 원 안에 함께 표기해준다. 그리고 다음 state는 현 state와 input에 의해 결정되므로 화살표 가운데에 input을 표기한다. input 0/1 여부에 따라 state의 다음 행선지가 달라진다. 이제 mealy machine을 살펴보자. 아래는 mealy machine의 diagram이다.
mealy machine은 output이 input과 현 state에 의해 결정되기 때문에 원 안에 표기하지 않고 화살표 아래 input/output 형태로 표기해준다. 다음 state는 moore와 동일하게 현 state와 input에 의해 결정된다.
각 FSM의 diagram을 살펴봤는데 일반적으로 Moore machine이 개념적으로 더 간단하다는 특징이 있다.

참고 자료

Verilog-HDL 문법 (교안 폴더 내 파일)
서울시립대학교 에듀클래스 ‘전자전기컴퓨터설계실험2 (03)’ 강상혁교수님 강의 교안
M. Morris Mano, Michael D. Ciletti, 『Digital Design』, Pearson, 2013