서울시립대 전전설2 Lab-04 결과리포트 (2020 최신)

목차

1. 실험목적
2. 배경이론 및 사전조사
3. 실험내용
4. 실험결과
5. 토의
6. 결론
7. 참고문헌

본문내용

1. 실험목적
Verilog HDL을 사용해 비교기 등의 Combinational logic을 설계하고 테스트벤치 파일을 작성하여 combo box를 통해 동작을 실험한다. 이 때, module instantiation을 이용해 구조적 모델링 설계 능력을 함양한다. 또한 Combinational logic을 설계할 때 behavioral modeling 방식을 이용해 always 구문을 사용하는 능력을 기른다.

2. 배경이론 및 사전조사
자료형에는 크게 Net 자료형과 Variable 자료형이 있다. Net 자료형은 하드웨어 요소 사이의 물리적 연결을 나타내는 것으로 대표적으로 wire가 있다. Variable 자료형은 값을 임시로 저장하는 자료형으로 대표적으로 reg가 있다. variable이 음의 값을 할당받는 경우도 있는데 이 경우 앞에 부호를 유지한다는 의미의 ‘signed’를 붙여 ‘signed reg’와 같이 사용한다. ‘signed’를 붙이지 않을 경우 디폴트로 unsigned 값으로 취급된다. 또한 variable을 선언할 때 다중 비트 자료형일 경우 ‘data_type [MSB:LSB] identifier;’ 와 같은 형식으로 범위를 지정할 수 있다. Variable 중에는 상수값을 지정하는 자료형인 parameter도 있다. 예를 들어 ‘parameter e=25;‘로 선언한다면 e에는 그대로 값 25가 지정된다. parameter를 사용하면 코드에서 값을 수정할 때 일일이 모든 해당 값을 찾아서 수정할 필요가 없고 parameter 지정값만 찾아서 바꿔주면 된다는 장점이 있다.
할당문에는 크게 연속 할당문과 절차적 할당문이 있다. 연속 할당문은 Net 자료형과 assign문을 사용하는 할당문으로 우변에 값에 변화가 생기면 즉시 좌변 객체의 값에 할당이 일어난다. 일반적으로 단순 논리 표현을 이용한 조합논리회로에 사용되는 경향이 있다.

참고 자료

Verilog-HDL 문법 (교안 폴더 내 파일)
서울시립대학교 에듀클래스 ‘전자전기컴퓨터설계실험2 (03)’ 강상혁교수님 강의 교안
M. Morris Mano, Michael D. Ciletti, 『Digital Design』, Pearson, 2013