(A+/이론/예상결과/고찰) 아주대 논리회로실험 설계결과보고서

목차

1. (심화) FPGA를 이용한 5분 Timer 설계
1) 설계목표
2) 설계유의점
3) 설계내용
4) 평가 및 고찰

본문내용

1) 설계목표
1. FPGA를 이용하여 5분 타이머를 설계한다.
(버튼을 누르면 0분 0초를 나타내는 0:00:00 디스플레이가 증가하고, 다시 누르면 정지한다.)
2. 5분 타이머에 반전 기능(남은 시간만큼 거꾸로 세는)을 추가하여 설계한다.
3. FPGA를 통해 설계한 타이머를 구현한다.
4. FPGA를 능숙하게 다룰 줄 안다.

2) 설계 유의점
1. 일정한 시간 간격으로 디스플레이가 변한다.
2. 59초에서 1분 00초로 넘어간다.
3. 1분 50초 00을 반전하면 3분 10초 00, 1분 45초 35를 반전하면 3분 14초 65가 된다.
4. 어떤 조건에도 구애받지 않는 자유로운 시작과 정지, 반전 기능을 구현한다.
5. 반전 시킨 뒤, 남은 시간을 다운 카운팅 한다.

3) 설계 내용
1. 세부 회로
1) CLOCK Divider
우리가 사용한 FPGA에는 50MHz를 기본 주파수로 출력하는 내부 핀이 있다. 이 내부 핀의 주소는 R-8로, 50MHz는 우리가 사용할 주파수에 비해 너무 크므로 Counter를 이용하여 주파수를 낮춰준다. 우리는 74HC90을 이용하여 주파수를 낮췄다. 즉, 7490으로 만든 5진 카운터를 거쳐 10MHz로 필터링하고, 다시 7490으로 만든 10진 카운터를 거쳐 1MHz, 0.1MHz, ..... , 100Hz로 필터링 해준다. 우리가 사용하는 기본 주파수는 100Hz이다.

2) START/STOP Button
JK F/F의 J와 K에 1을 주어 만든 T F/F의 클럭에 Key0의 입력을 넣어준다. Key0를 눌렀다 떼면 T F/F에 클럭이 들어가고, 결과적으로 출력 Q가 반전된다. And gate 두 개와 Not gate 한 개를 통해 Q의 값에 따라 출력을 선택적으로 정할 수 있도록 구성하였다. Key0와 함께 있는 Xor gate는 밑에 있을 5분이 지나면 멈추는 기능과 관련이 있다.

참고 자료

없음