MOS Capacitor의 CV 특성 실험 레포트(예비,결과)

목차

1. 결과 레포트
2. 예비 레포트
3. 참고문헌

본문내용

- 실험 결과 및 고찰
이번 실험은 NMOS의 특성을 관찰하는 실험이었다. 첫번째로 VDD 값을 3V로 고정하고 VGG 값을 증가시키며 IDS 측정하면서 VTH를 찾는 실험이었고, 두번째는 VDD와 VGG 값을 변화시키면서 IDS 값이 어떻게 달라지는지를 측정하고 실험이었다. 저항 R1과 R2는 각각 9.4kΩ과 100Ω으로 놓고 실험을 진행하였다.
VDD 값을 3V로 고정한 첫번째 실험의 결과는 다음과 같다.

위의 그림은 실험1의 결과를 나타내는 그래프이다. 게이트 전압이 특정 전압의 문턱 전압을 넘었을 때부터 채널이 형성되어 급격하게 전류가 증가하다가 어느 순간부터 채널이 더 이상 형성되지 않아 전류가 조금씩만 증가되는 것을 볼 수 있다. 또, 정확하게 문턱 전압을 알기 위해서 확대를 해보았다.

<중 략>

예비 레포트
- 실험날짜 : 2017년 10월 11일
- 실험제목 : MOS Capacitor의 C-V 특성
- 예비이론
먼저 기본적인 MOS Capacitor의 기본적인 구조는 다음과 같다.

그림 1. MOS Capacitor의 기본구조 [1]
기본적으로 Metal, Oxide, Semiconductor로 3개의 층으로 적층된 구조를 갖고 있으며, Metal-Oxide와 Oxide-Semiconductor의 2개의 이종접합을 갖으며 Gate와 bulk로 두 개의 전극을 갖고 있다.[1]
MOS Capacitor의 동작 영역은 Accumulation(축적), Depletion(공핍), Inversion(반전) 으로 총3개로 나눌 수 있다.

그림 2. Accumulation(축적) [1]
지금부터의 그림과 설명은 모두 P-Type 기판을 기준으로 한 것이다. 게이트에 음(-) 전압을 인가하면 P-type 기판의 다수 캐리어인 정공이 Oxide 아래쪽에 모이게 된다. 이 때의 MOS Capacitor의 Capacitance가 최대가 된다.

참고 자료

http://www.ktword.co.kr/abbr_view.php?m_temp1=4500
https://m.blog.naver.com/PostView.nhn?blogId=kwon96812521&logNo=130126365127&proxyReferer=https%3A%2F%2Fwww.google.co.kr%2F
https://electricalstudy.sarutech.com/mos-capacitor-mos-capacitance-c-v-curve/index.html
http://blog.naver.com/rjsdud13/220990313629