[서울시립대] 전자전기컴퓨터설계실험2 / Lab07(예비) / 2021년도(대면) / A+

소개글

2021년도 2학기에 진행한 전자전기컴퓨터설계실험2 Lab-07Sequential Logic 2 예비레포트입니다. (최종 A+)

비대면으로 simul만 진행한 19~20년도와 달리 2021년도 2학기★대면★으로 진행했습니다. 특히 반도체소자 강의 하시는 김교수님 분반이라면 더 도움이 되실 것이라 생각합니다.

목차

1. Introduction
1) 실험의 목적
2) 실험 이론

2. Materials and Methods
1) 실험 장비

3. Prelab

4. Reference

본문내용

가. 실험의 목적
Verilog HDL 언어를 사용하여 Sequential Logic을 설계 및 실험하고, Finite State Machine 등을 설계 실습한 뒤, 로직을 시뮬레이션하기 위한 테스트 벤치를 작성하고 장비로 동작을 확인한다.

나. 실험 이론
(1) Finite State Machine(FSM)
- FSM은 정해진 개수의 상태를 가지고, 상태의 천이를 통해 출력을 생성하는 회로로서, 디지털 시스템 제어회로에 폭 넓게 사용된다.
- 가능한 상태들을 명확히 규정할 수 있으며, 상태 중복을 피할 수 있고, 전이들을 명확하게 규정할 수 있으므로 기계의 동작을 분명하게 규정할 수 있을뿐만 아니라, 프로그래밍에서 FSM에 기반한 객체를 만든다면 안정적인 작동을 보장할 수 있는 장점이 있기에 FSM을 사용한다.

a. 구성 블록
- 다음 상태를 결정하는 조합회로 블록
- 현재 상태를 저장하는 순차회로 블록
- 출력값을 결정하는 조합회로 블록

참고 자료

서울시립대학교 전자전기컴퓨터설계실험2 실험 교안
차재복(2019). 정보통신기술용어해설 Latch.
FALiNUX Forum. About Latch.
M.Morris Mano, Michael D. Ciletti. Digital Design with an Introduction to the Verilog HDL.
한빛미디어. IT CookBook, 디지털 논리회로. 조합논리회로.
㈜한백전자. HBE-COMBO II – SE Verilog HDL 실습 Verilog HDL 문법