Vivado를 이용한 BCD to 7segment decoder의 구현 예비레포트

소개글

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목차

1. 실험 제목
2. 실험 주제
3 관련 이론
4 design source, test bench, simulation 결과
5. 참고 문헌

본문내용

1. 실험 제목
1) Vivado를 이용한 BCD to 7segment decoder의 구현

2. 실험 주제
- 7segment와 ALU의 Symbol 및 동작원리를 이해한다.
- 7segment를 동작 시키기 위한 BCD-to7segment의 동작원리를 이해하고 Verilog를 통하여 구현하는 방법을 익힌다.
- Verilog로 구현한 Adder를 FPGA보드의 7segment를 통하여 구현하는 방법을 익힌다.

3 관련 이론
1. ALU (Arithmetic Logic Unit)
산술 논리 장치(Arithmetic Logic Unit)는 두 숫자의 덧셈, 뺄셈 같은 산술연산과 OR, AND, NOT 같은 논리연산을 계산하는 디지털 회로이다. 부가적으로, 비교 연산, 보수 연산, 시프트 연산 등도 수행한다.[1] 산술논리장치는 컴퓨터 중앙처리장치의 기본 설계 블록이다. 많은 종류의 전자 회로는 어떤 형태의 산술연산을 계산하는 데 필요한데, 간단한 회로조차도 작은 산술논리장치를 지니고 있다.

참고 자료

차재복, “ALU Arithmetic Logic Unit, Arithmetic and Logic Operation Unit 산술 연산 장치”, 정보통신기술용어해설
WIKIPEDIA, “Binary-coded decimal”
WIKIPEDIA, “Seven-segment display”