[예비보고서] 8.래치와 플립플롭

소개글

2022년 중앙대학교 아날로그 및 디지털 회로설계 실습 (아날로그및디지털회로설계실습)
예비보고서 내용입니다.

목차

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본문내용

8-3. 설계실습 계획서
8-3-1 RS 래치의 특성 분석
(A) RS 래치의 진리표를 나타내고, 아래 그림 RS 래치의 이론적인 상태도를 그린다.

(답안)
[RS Latch Truth table]
CLKSRQ(t+1)
0XXQ(t)
100Q(t)
1011
1100
111Undefined
CLK가 0일 때는 RS 래치에서 입력에 무관하게 Q(t+1)=Q(t), 즉 이전 출력이 유지되는데, CLK가
1일 때는 입력에 따라 RS 래치의 동작이 결정된다. R은 Reset을 의미하여 R=1인 경우 Q(t+1)=1,
S는 Set을 의미하여 Q(t+1)=0, 또한 동시에 R=S=1은 정의되지 않고, R=S=0은 CLK=0인 경우와
마찬가지로 이전 출력이 유지된다.

참고 자료

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