7주차_29장_예비보고서_선형 연산 증폭기 회로

목차

1. 실험 개요
2. 실험에 필요한 이론적 배경
3. 실험 회로도 및 시뮬레이션 결과
4. 본 실험 방법 및 유의점
5. 참고문헌

본문내용

 실험목적
- 현재 전자회로 과목에서 배우고 있는 선형 연산 증폭기 회로의 원리를 실험을 통해 더욱 이해를 높이려고 한다.

 실험목표
- 선형 연산 증폭기 회로에서 DC 전압과 AC 전압을 측정한다.
- 연산증폭기를 사용하여 만든 다양한 증폭기와 전압이득을 계산한다.

 실험에 필요한 이론적 배경
- 연산증폭기
연산증폭기는 반전 입력단자와 비반전 입력단자를 가진 이득이 매우 큰 증폭기이다. 외부에 저항을 추가하여 연산증폭기의 자체의 이득보다는 훨씬 작지만 외부저항만에 의해 결정되는 이득이 정확한 증폭기를 만들 수 있다. 또 각 입력 신호마다 원하는 크기의 전압이득을 갖도록 하면서 이들을 합하는 회로를 만들 수 있다.

- 반전 증폭기
연산증폭기의 기본적인 회로구조의 하나로서, 다음의 그림과 같은 회로이다. 증폭기 본체의 입출력 임피던스를 각각 Ri, Ro 로 하면 그림의 증폭기 입출력 임피던스는 각각 R1 및 Ro/(1+AB) 로 된다. 여기서 A는 증폭기 본체의 전압이득이고, B = R1(R1+R2) 이다. 따라서 출력전압 극성은 반전한다.

- 비반전 증폭기
연산증폭기의 기본적인 회로구조의 하나로 아래 그림에서와 같이 접속된 것, 증폭기 본체의 입출력 임피던스를 각각 Rin, R0 로 하면, 증폭기 특징은 다음 과 같다. (1) 입력 임피던스가 크다. (2) AB >> 1이면 폐루프 전압이득은 거의 1보다 크다. (3) 동작 주파수 대역이 넓다. (4) 출력 극성은 입력 극성과 같다 ( 즉 반전하지 않는다.)

-단위 이득 플로어
연산 증폭기에서 출력 전압의 일부분 만이 입력신호와 직렬 역극성으로 궤환되어 있는 전압 플로어, 따라서 1보다 큰 폐루프 이득이 특정한 동작 범위에서 얻어진다.

- 가산 증폭기
아날로그 계산기용 연산 증폭기로서 그 출력전압 또는 전류는 복수의 입력전압 또는 전류의 가중 합계와 같다.

참고 자료

전자회로실험1 제 10판