Design of two stage op-amp (MOS) Gain 이 5000이상이고, GB가 5MHz를 넘으며 슬루율이 10Vus보다 큰 회로 설계

소개글

이론적계산과 pspice 시뮬레이션 포함(이론을 시뮬레이션으로 검증하였음)

목차

I. 계산을 통한 회로의 설계
II) Power dissipation가 2mW보다 작고, phase margin이 60보다 크며, input common mode range가 -1~2V가 되는지를 확인해 보기.
II. Pspice를 이용한 회로의 설계 및 분석.
III. 비교 분석 및 오차의 이유
IV. 느낀점 및 반성

본문내용

I. 계산을 통한 회로의 설계
NMOS
gate oxide thickness = 9nm
비유전율 = 3.9
mobility = 350cm^2/sV
= 0.04
V
PMOS
gate oxide thickness = 9nm
비유전율 = 3.9
mobility = 100cm^2/sV
= 0.05
V


ㅡ> ,
ㅡ> ,
로 주어져 있다. 가 30uA이므로 는 25uA으로 잡을 것이다.

I) Gain 이 5000이상이고, GB가 5MHz를 넘으며 슬루율이 10V/us보다 큰 회로 설계하기.

1. 먼저 값을 결정해 보자. 페이즈 마진을 60도 이상으로 하기 위해서는 인 조건을 만족해야 하므로, =10pF이므로 라고 둘 수 있다.

2. 다음 슬루율을 구해보자. 이므로, , 를 대입하면, 를 구할 수 있다.

3. 를 구해보자. 이므로, 여기에 주어진 값들을 대입하면(), 임을 구할 수 있다.

4. 를 구해보자. , 는 이상을 만족해야 하므로, 로 두고, 를 구하면, 3.32를 얻을 수 있다.

5. 를 구해보자. 먼저 이어야 충분한 를 얻을 수 있고, 가 0보다 작게 된다면 CMR조건이 너무 까다로워 질 것이다.(), 이므로 값들을 대입하여 구하면, , 따라서

참고 자료

없음