"Quartus" 검색결과 201-220 / 382건

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  아주대 논리회로실험 프로젝트 FPGA로 Stop Watch 만들기

  Quartus2 프로그램을 이용하여 Stop Watch가 작동할 수 있는 회로를 구성한 뒤, FPGA를 사용하여 Bread Board와 7-segment를 이용하여 동작을 확인한다.

  리포트 | 15페이지 | 5,000원 | 등록일 2015.03.12

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  [Verilog 구현]Finite Sate Machine 구현

  Quartus tools 에 State Machine Viewer로 확인한다. ... state 수는 8개, 다른 state machine도 가능) SW0에 값을 SET 하고, KEY0을 눌러 한 번 입력이 되도록 동작하고, 4번의 연속된 값이면 LEDG0에 값을 출력 Quartus

  리포트 | 15페이지 | 2,000원 | 등록일 2006.08.22

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  [디지털회로실험] (실험5) 멀티플렉서, 디멀티플렉서, 엔코더, 디코더 / (실험6) 7-세그먼트 디코더

  실험 5-(1) 4 to 1 멀티플렉서 동작 확인 ? 회로도 ? 시뮬레이션 결과 실험 5-(2) 74133 TTL(4 to 1 멀티플렉서) 동작 확인 ? 회로도 ? 시뮬레이션 결과 실험 5-(3) 74147을 이용하여 10개의 입력을 BCD코드로 변환하는 엔코더 ? 회..

  리포트 | 3페이지 | 1,000원 | 등록일 2014.10.21 | 수정일 2016.06.13

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  논리회로실험 11주차 결과보고서

  Quartus Ⅱ에서 업 카운터의 회로를 작성하고 DE2-115에서 동작을 확인한다. ? ... Quartus Ⅱ에서 업/다운 카운터의 회로를 작성하고 Modelsim의 결과 파형을 확인한다. ? ... Quartus Ⅱ에서 업 카운터의 회로를 작성하고 Modelsim의 결과 파형을 확인한다. ? 업 카운터의 Modelsim을 이용한 wave구현. ?

  리포트 | 6페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

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  쿼터스를 이용하여 DE-2 board를 이용한 리플캐리 사용한 adder(모델심 추가)

  de-2 board를 이용한 리플캐리입니다 과제 제출용이며 확실히 돌아갑니다^^제출했던 레포트와 모델심 파일이 있습니다

  리포트 | 5페이지 | 1,500원 | 등록일 2011.06.18

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  논리회로실험) 부울대수의 간소화(2) 결과보고서

  실험 과정 * 본 실험은 f = ab' + a'b'c, s = b'( a + c ) 라는 두 개의 부울식을 Quartus II Verilog HDL을 이용하여 구현하고, F와 S의 ... 결과 값이 서로 일치 하는지 ModelSim과 Quartus II를 이용해서 증명한다. 1 ) f = ab' + a'b'c 에 대해서 Verilog HDL을 만들고 ModelSim을 ... II Verilog HDL을 이용하여 구현하고, Quartus II ModelSim을 이용하여 Wave 파형을 보고 결과 값을 알아본다 . ① f = a' + b' + c' 식의

  리포트 | 10페이지 | 2,000원 | 등록일 2014.01.06

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  모델심 Tcl Tk (예문:버튼과 단축명령어 이용)

  전자 설계 응용 프로그램(Quartus,ISE,Modelsim)에서 TCL을 사용중이며 본문은 그 중 Modelsim에서 사용되는 TCL/TK 예제를 취급하여 사용자에게 편리한 사용자

  리포트 | 12페이지 | 3,000원 | 등록일 2012.10.19

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  논리회로실험) Register / Shift register 결과

  Register의 회로를 구현하기 위해 Quartus II을 이용하여 회로를 구현하고, ModelSim 값과 DE2-115 에서의 동작을 확인하여 결과를 검증한다. 1 ) Quartus ... Ring counter의 회로를 구현하기 위해 Quartus II을 이용하여 회로를 구현하고, ModelSim 값과 DE2-115 에서의 동작을 확인하여 결과를 검증한다. 1 ) Quartus ... 실험 과정 - 본 실험의 목적은 Register와 shift register, ring counter를 이론적으로 먼저 이해하고, 그것을 Quartus II을 이용하여 회로를 구현하고

  리포트 | 11페이지 | 2,000원 | 등록일 2014.01.06

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  DE2 보드 이용 디지털 시계 만들기

  디지털 회로 실험 최종보고서 (디지털 시계) 전자전파공학 2006200378 한 효 준 module divider( input iCLK_50M, input iRST, output reg oCLK_1Hz ); reg [24:0] rCNT; always@(posedge ..

  리포트 | 8페이지 | 3,000원 | 등록일 2011.06.24 | 수정일 2015.07.19

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  VHDL을 이용한 디지털 시계 구현

  두 번째 term project Digital Clock 1. VHDL을 이용한 Digital Clock 설계 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_l..

  리포트 | 4페이지 | 1,500원 | 등록일 2009.06.24

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  BCD-7세그먼트 디코더 논리회로 설계보고서

  (양해 부탁드립니다....) 5) Quartus2의 회로구상과 결과값 도출 및 검증 Quartus2 의 회로구상과 결과값 도출 및 검증 - 시뮬레이션 결과 ① Input에 의한 0,1

  리포트 | 5페이지 | 1,000원 | 등록일 2014.06.03

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  [디지털논리]Sequential Logic Circuit Design ; Synchronous Binary up-counter

  이와 같은 설계 과정을 통하여서 QUARTUS라는 툴에 대하여서 더 공부한 계기가 되었고, 12진 카운터의 원리에 대해서 잘 알게 되었습니다. RTL ... 설계 결과 및 검증 Quartus_II Wave form file - VHDL 소스로부터 나온 타이밍 - Block diagram 소스로부터 나온 타이밍 - 두 결과 검증 및 비교 ... 설계 및 구현 방법 ① State diagram and State table ② Karnaugh map ③ Quartus-II Design Source file - VHDL - Block

  리포트 | 7페이지 | 1,500원 | 등록일 2006.06.21

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  논리 설계 및 실험, 부산대학교, 논리 설계 텀프로젝트, 디지털 시계 설계 (예비,결과 보고서 및 PPT 포함)

  이 프로그램은 부산대학교 논리설계및 실험 과목 텀프로젝트 디지털 시계 소스코드입니다.본 프로그램에는 PPT(30장 이상) 예비보고서 (30장 이상) , 결과 보고서(80장 이상)이 포함되어있고,디지털 시계의 모든 모듈이 저장되어있습니다.분주회로, 카운터, MUX, D..

  리포트 | 10,000원 | 등록일 2014.12.22 | 수정일 2016.02.10

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  VHDL - 디지털 스톱워치(Digital Stop Watch) 프로젝트

  Display하고, Button switch로 control - 시간, 분, 1/100초 단위까지 있어서 세밀하게 시간을 측정할 수 있다 ▼ 사용된 툴과 키트 소개 - 사용 툴 : Quartus2

  리포트 | 19페이지 | 2,000원 | 등록일 2011.03.01 | 수정일 2021.07.04

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  [쿼터스포함]병렬,BCD 가감산기 결과보고서 / 카르노맵, 게이트 변환

  1. 기본 논리식의 표현 1) 2변수 카르노 맵 - 카르노 맵은 1953년 모리스 카르노(Maurice Karnaugh)가 소개한 것으로 함수에서 사용할 최소항들을 각 칸 안에 넣어서 표로 만들어놓은 것이다. 2변수일 때는 22개, 3변수일 때는 23개, 4변수일 때..

  리포트 | 11페이지 | 2,000원 | 등록일 2011.01.05 | 수정일 2020.01.29

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  ASIC 프로젝트 골프 게임

  verilog-HDL언어를 기초로 DE-2 BOARD를 사용하여 간단한 골프게임을 만들어 보았다. 파워 게이지 모드를 통해 날아가는 공의 속도를 조절하였으며, 바람이라는 랜덤변수를 두어 공의 날아가는 방향을 설계하였다. 공은 3차원적으로 날아가도록 하였으며, 동적과녁이..

  리포트 | 14페이지 | 10,000원 | 등록일 2008.12.15

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  논리회로실험) 부울대수의 간소화 예비보고서

  . * 실험 기기 및 부품 - FPGA (DE2 - 115) - Quartus II & ModelSim Program * Quartus II : 디지털 simulation 에 사용

  리포트 | 4페이지 | 2,000원 | 등록일 2014.01.06

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  부울 대수 논리식의 간소화 - Verilog HDL 예비보고서

  .- Verilog HDL code로 Quartus Ⅱ를 이용하여 합성하고 Programing하는 방법을 이해한다.2.

  리포트 | 3페이지 | 1,000원 | 등록일 2013.10.31

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  논리회로실험) Decoder / Encoder / 7-segment LED

  Quartus II를 이용하여 회로를 구현하고, ModelSim 에서의 파형과 DE2- 115 기기를 이용하여 동작을 확인하는 실험인데 , 실험하기 전에 Encoder, Decoder ... d0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 1 0 0 1 1 1 0 0 0 * 이번 실험에서는 위에서 보인 2 x 4 encoder 와 4 x 2 decoder를 Quartus ... LED의 특성을 이해한다. ( 실험목적 2 ) * 본 실험에서는 4 x 2 encoder , 2 x 4 decoder , 7-segment-LED cathod 방식을 사용하여 각각 Quartus

  리포트 | 5페이지 | 2,000원 | 등록일 2014.01.06

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  논리회로실험) 가산기 감산기 결과보고서

  반가산기의 회로를 구현하기 위해 Quartus II을 이용하여 회로를 구현하고, ModelSim에서 Wave를 확인하여 결과 값을 확인한다. 1 ) Quartus II 구동 후 Schematic ... 실험 과정 - 본 실험의 목적은 가산기와 감산기를 이론적으로 먼저 이해하고, 그것을 Quartus II을 이용하여 회로를 구현하고, ModelSim 값과 DE2-115에서의 동작을 ... 덧셈의 기능을 하는 가산기( 반가산기와 전가산기 ), 그리고 또 하나의 사칙 연산 역할을 수행하는, 그 중에서도 뺄셈의 기능을 하는 회로 감산기를 이론적으로 먼저 이해하고, 그것을 Quartus

  리포트 | 10페이지 | 2,000원 | 등록일 2014.01.06

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