[전자회로 프로젝트] CMOS OP AMPLIFEIR 설계- PSPICE 설계 분석및 설계수정에 관한 모든 자료

소개글

전자회로 설계프로젝트 입니다. 고생해서 만든 과제이니 만큼
완벽한 프로젝트 결과 보고서 입니다.

설계 프로젝트
CMOS OP Amp 설계
설계 목표
1. 설계절차
1) 설계회로 선택
2) Divice 결정
3) 설계시 사용한 전략적 방법
2. 해석절차
1) Bias 해석
2) 소신호 해석
3. 설계 수정
4. 고 찰

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목차

설계 목표
1. 설계절차
1) 설계회로 선택
2) Divice 결정
3) 설계시 사용한 전략적 방법
2. 해석절차
1) Bias 해석
2) 소신호 해석
3. 설계 수정
4. 고 찰

본문내용

제 목 : CMOS OP Amp 설계
◈ 목표
1) 안정된 CMOS Operational Amp 회로를 설계한다.
2) Operational Amp의 특성을 고려한 MOS소자 사이의 W값을 설정한다.
3) Bias 해석을 통해 , Phasemargin 을 계산한다.
4) 소신호 해석을 통하여 dB값, phase값을 살펴본다.

1. 설계 절차
1) 설계회로 선택
공정 선택.

3) 설계시 사용한 전략적 방법
: 2단 구조(two-stage configuration)라고 많이 알려진 CMOS 연산 증폭기의 일반적인 구성을 나타내었다. 이 회로는 두 개의 전원을 사용하는데 0.5 um 공정기술로 제작하면 ±2.5V로 동작한다.
M8과 M5로 구성되는 전류 미러는 M1-M2로 구성된 차동쌍에 바이어스 전류를 공급하는데 M5의 W/L비는 입력단 바이어스 전류 를 공급할 수 있도록 설계되어 있다. 또 입력 차동쌍은 M3와 M4
로 구성된 전류 미러가 능동 부하로서 연결되어 있다.
두 번째 단은 M6로 구성되어 있는데 이것은 전류원 트랜지스터 M7이 능동 부하로 연결된 공통 소스 증폭기이다. 커패시터 는 두 번째 단의 부귀환(negative feedback) 경로에 삽입되어 있는데 M6에 이미 존재하는 밀로 효과를 극대화하여 연산 증폭기에 우성 극점(dominant pole)이 생기도록 한다. 이 극점의 위치를 잘 선정하면 주파수가 증가함에 따라 -6 dB/octave(=-20dB/decade)의 기울기로 이득이 1, 증 0dB까지 감소하는 연산증폭기를 만들 수 있다. 가능한 모든 귀환 회로를 사용하여 발전하지 않고 항상 안정적으로 동작하는 이러한 이득 특성을 가진 연산 증폭기를 만들 수 있는데 이런 연산 증폭기를 주파수 보상 (frequency compensated)되었다라고 한다.

참고 자료

참고 문헌

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