FPGA VHDL up & down counter (업다운카운터)

목차

▶ 프로젝트 내용
▶ 프로젝스 소스
※ 보기 좋은 그림 파일(소스파일을 이미지로)

본문내용

▶ 프로젝트 내용
⇒ 0~15 사이의 숫자를 세면서 16진수와 2진수로 동시에 변환해주는 4Bit Up & Down Counter

입 력
SW_1 = 숫자가 1씩 증가
SW_2 = 숫자가 1씩 감소
SW_4 = Clock 신호
SW_F = Reset 신호

<중 략>

architecture arch_updown_counter4 of updown_counter4 is
begin
process(reset, clk)
variable count : std_logic_vector(3 downto 0);
variable updown : std_logic_vector(1 downto 0);
begin
updown(1) := up; -- up과 down을 개별로 경우의 수를 따지기엔 표현이 어려워서
updown(0) := down; -- updown 이라는 변수를 만들고 up비트와 down비트를 합쳤다.
if reset = `1`
then count := "0000";
elsif clk`event and clk =`1` -- clk신호가 1로 변할 때
then case updown is -- updown 에 따라 카운트

참고 자료

없음