"verilog" 검색결과 1-20 / 1,545건

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  verilog플리플롭

  디지털 공학 201601422 주형인 1. 플립플롭의 사용목적 플립플롭은 1비트 또는 1비트의 바이너리 데이터(이진 데이터)를 저장하는 기억소자입니다. 두 개의 안정된 상태를 가지므로 데이터 저장을 위해 메모리 요소에 사용되며, 일반적으로 컴퓨터와 같은 전자 장치에 레..

  리포트 | 2페이지 | 1,000원 | 등록일 2019.06.14

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  패리티체크 verilog 설계

  실습 내용 실습결과 Verilog, VHLD설계 1. ... 홀수 패리티 비트가 포함된 8비트를 입력받아 오류가 없으면 ‘0’을 출력하고, 오류가 발생하면 ‘1’을 출력하는 패리티 검사기를 Verilog로 설계하라.

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  업다운 카운터 verilog 설계

  실습 내용 실습결과 Verilog설계 -BCD 동기식 카운터의 상태도 - BCD 가산기의 Verilog 코드 기술 counter.v tb_counter.v module counter

  리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19

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  BCD가산기 verilog 설계

  실습 내용 실습결과 Verilog설계 - BCD 가산기의 Verilog 코드 기술 BCD_ADDER tb_BCD_ADDER module BCD_ADDER(A,B,C,RESULT);

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  한양대 Verilog HDL 1

  실험 목적Verilog HDL과 VHDL의 차이를 파악한다. ... 관련 이론Verilog 베릴로그는 IEEE 1364로 표준화된 것으로, 전자회로 및 시스템에 사용되는 하드웨어 기술 언어이다. ... 또한, Verilog HDL의 기본적인 시작 방법과 프로젝트 생성 후 값 설정하기, gate 연결하기 등과 같은 기본적인 요소를 숙지하고 추후 다양한 기능들로 원하는 회로를 구성해

  리포트 | 5페이지 | 2,000원 | 등록일 2023.03.21

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  한양대 Verilog HDL 2

  실험 목적Verilog HDL 1 실험 시간에서 배운 기초적인 Verilog 사용법을 응용하는 시간을 가진다. ... Half Adder과 Full Adder, sequential circuit인 D Flip-Flop과 SR Flip-Flop을 Verilog 로 표현하는 실험이다.Chapter 2. ... 관련 이론Verilog HDL (Hardware Description Language)인 베릴로그는 IEEE 1364에서 표준화된 것으로, 전자회로 및 시스템에 사용되는 하드웨어 기술

  리포트 | 9페이지 | 2,000원 | 등록일 2023.03.21

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  한양대 Verilog HDL 3

  Kit가 바뀌는 Verilog를 설계하고 실행해본다.Chapter 2. ... 실험 목적Verilog 문법 중 Blocking, Non Blocking의 개념에 대해 이해한다. 7-segment decoder 을 이용해 60초 기준으로 1초마다 FPGA starter ... 관련 이론Verilog에 사용되는 Blocking과 Non-blocking 구문을 헷갈리기 쉬워서 제대로 개념 숙지를 해야 한다.Blocking (=)은 순차적 block에 열거된

  리포트 | 7페이지 | 2,000원 | 등록일 2023.03.21

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  베릴로그(verilog) HDL 시계 프로젝트

  프로젝트 목적 Verilog를 이용하여 Alarm clock, Stopwatch 기능이 탑재되어 있는 디지털 시계를 설계한다. 2.

  리포트 | 17페이지 | 3,000원 | 등록일 2022.04.15 | 수정일 2024.04.08

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  Modesim Verilog Rising Edge Detector

  Modelsim 에서 verilog 를 이용하여 Rising Edge를 검출하는 코드입니다.Rising_Edge_Detector.v 코드와tb_Rising_Edge_Detector.v

  리포트 | 3페이지 | 5,000원 | 등록일 2022.06.04

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  전감산기 verilog 설계

  Verilog, VHLD설계 1.전감산기를 Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라. 시뮬레이션 및 실행 ... 전감산기 설계 과정을 통해 조합논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다. ... 또한 이 실습을 통해서는 if~else(Verilog) 또는 if~then~elsif~end if(VHDL) 형식을 배울 수 있다. 실습 내용 실습결과 논리식 1.

  리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19

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  디지털 논리회로 Verilog 과제

  게이트를 연결해주는 wire는 s1, c1, c2가 필요했다. verilog에서 지원하는 gateprimitive를 이용하여 게이트의 입,출력을 gate(출력,입력1,입력2)의 형식으로

  리포트 | 11페이지 | 3,000원 | 등록일 2019.06.26

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  크기비교기 verilog 설계

  이번 실습을 통해 Verilog의 구조적 설계 방법에 대해 배워 본다.Verilog, VHLD설계

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  클럭분주회로설계 verilog 설계

  실습 내용 실습결과 Verilog, VHLD설계 1. ... 클럭 분주회로를 verilog로 설계한 코드 ClockDivider.v tb_ClockDivider.v module ClockDivider(clk,rst); input clk, rst

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  우선순위 인코더 verilog 설계

  설계 1.우선순위 인코더를Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라. ... x x x x x 1 1 1 1 a2 = d7+d6+d5+d4 a1 = d7+d6+d5’d4’d3+d5’d4’d2 a0 = d7+d6’d5+d6’d4’d3+d6’d4’d2’d1 Verilog

  리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19

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  7세그먼트FND디코더 verilog 설계

  1 1 C 1 1 0 0 1 0 0 1 1 1 0 d 1 1 0 1 0 1 1 1 1 0 1 E 1 1 1 0 1 0 0 1 1 1 1 F 1 1 1 1 1 0 0 0 1 1 1 Verilog

  리포트 | 4페이지 | 2,000원 | 등록일 2020.12.19

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  ripple carry counter verilog 프로그래밍

  리포트 | 3페이지 | 2,500원 | 등록일 2021.12.07

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  병렬-직렬 변환회로 verilog 설계

  실습 내용 실습결과 Verilog, VHLD설계 1. ... 병렬-직렬 변환회로를verilog로 설계한 코드 spConverter.v tb_spConverter.v module spConverter (clk,clear, si, qout); input

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  [논리회로 실험] 디멀티플렉서 verilog 설계

  이것은 Verilog나 VHDL이 합성되는 과정에서 그 전의 값을 유지하기 위해 래치를 포함시키기 때문이다. ... 따라서 이번 실습에서는 디멀티플렉서의 동작을 이해하고, Verilog 또는 VHDL이 회로로 합성되는 과정을 이해한다. ... Y3 0 0 I 0 0 0 0 1 0 I 0 0 1 0 0 0 I 0 1 1 0 0 0 I Y0=S1’S0’ Y1=S1’S0 Y2=S1S0’ Y3=S1S0 Schematic 회로도 Verilog

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.24

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  4비트 CLA 가산기 verilog 설계

  실습 내용 실습결과 Verilog, VHLD설계 1. ... Carry look ahead 가산기를 verilog로 설계한 코드 CLA_4bit.v tb_CLA_4bit.v module CLA_4bit( input [3:0] A,B , input

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  FPGA보드, verilog를 이용한 piezo 피아노 코드

  안녕하세요. 논리설계실습 과목에서 배우는 간단한 베릴로그 코드입니다. 어려운 코드를 쓴게 아닌 학부생이라면 충분히 할만한 수준으로 하였습니다. 학기중 진행하는 실습에 도움이 될 수 있습니다. 안 될 수도 있습니다. instruction 파일에 간단한 설명을 적어놓..

  리포트 | 2,000원 | 등록일 2020.12.22 | 수정일 2021.12.13

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