디지털 논리회로 Verilog 과제

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최초 등록일: 2019.06.26
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Ⅰ. HW1-Design1-(1) 1BIT FULL ADDER
1. 설계코드 및 코드 설명
2. 테스트 벤치 코드 및 코드 설명
3. 출력값
4. 고찰

Ⅱ. HW1-Design1-(2) 4BIT FULL ADDER
1. 설계코드 및 코드 설명
2. 테스트 벤치 코드 및 코드 설명
3. 출력값
4. 고찰

Ⅲ. HW1-Design2-(1) 1BIT COMPARATOR
1. 설계코드 및 코드 설명
2. 테스트 벤치 코드 및 코드 설명
3. 출력값
4. 고찰

Ⅳ. HW1-Design2-(2) 4BIT COMPARATOR
1. 설계코드 및 코드 설명
2. 테스트 벤치 코드 및 코드 설명
3. 출력값
4. 고찰

Ⅴ. HW1-Design3 4BIT CLA
1. 설계코드 및 코드 설명
2. 테스트 벤치 코드 및 코드 설명
3. 출력값
4. 고찰

본문내용

HW1-Design1-(1) 1BIT FULL ADDER
4. 고찰
입력3개 출력이 2개인 1bit 전가산기를 코딩해보았다. 입력은 a, b, Cin이고 출력은 sum, Cout이다. 게이트를 연결해주는 wire는 s1, c1, c2가 필요했다. verilog에서 지원하는 gateprimitive를 이용하여 게이트의 입,출력을 gate(출력,입력1,입력2)의 형식으로 나타내었다. 최종 출력 sum 은 s1과 cin의 exclusive or 연산이고 Cout은 c2와 c1의 exclusive or 연산이다. 이 연산을 a,b 와 Cin으로 나타내면 Sum = abCin , Cout= Cin(a+b)+ab이다. 출력값을 표로 나타내면 다음과 같고 진리표와 동일하게 출력되었다.

HW1-Design1-(2) 4BIT FULL ADDER
4. 고찰
입력이3개 출력이 2개인 1bit 전가산기 4개를 연결해 4bit 전가산기를 만들었다. 입력a,b 와출력 sum은 [3:0] 표시를 붙혀 4bit임을 나타낸다. [0]부터 [3]까지 자릿수를 나타낸다. 이전에 만들었던 1bit 전가산기를 호출시켜 전가산기 4개(A0, A1, A2, A3)를 wire c1, c2, c3로 연결하였다. A0의 Cout은 A1의 Cin이다. A1의 Cout은 A2의 Cin이다. A2의 Cout은 A3의 Cin이다.그 외의 작동은 1bit 전가산기와 똑같이 작동한다. 테스트 벤치에서는 입력은 reg [3:0] a, reg[3:0] b, reg c0이고 출력은 wire[3:0] sum, wire c4로 나타내었다. 설계 코드에서만든 Fulladder_4bit의 객체 TEST를 만들어서 연결하였다. 포트 입력은 이름에 의한 결합으로 입력하였다. 초기의 모든값은 0으로 할당하였고 100ns 마다 입력값이 변하도록 설정하였다. 그 외의 작동은 1bit 전가산기와 같고 출력값을 표로 나타내면 다음과 같다.

참고 자료

없음

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디지털논리회로 과제1 코딩.hwp

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