시립대 전전설2 [4주차 예비] 레포트

목차

1. Introduction (실험에 대한 소개)
2. Materials & Methods (실험 장비 및 재료와 실험 방법)
3. Supposed Data and Results of this Lab (예상 실험 결과)
4. Reference (참고문헌)

본문내용

가. Purpose of this Lab
베릴로그의 기본 문법인 always와 initial 구문의 차이점에대해서 이해를 하고 테스트벤치에서의 토글링을 하는 방법을 always로 설계를하여 always의 사용법을 익힌다. 비트 반가산기를 Behavioral Level modeling으로 설계를 하는 방법을 익히고 1비트 전가산기와 반가산기를 always와 if문을 사용하여 설계를 하는 방법을 익힌다. 테스트밴치를 이용해서 각 가산기들이 잘 작동하는지 시뮬레이션을 갖고 실제 실험에서 이것을 키박스와 연동시켜 실제로도 같읕 작동을 하는지 파악하는게 이번실험의 핵심이다.

나. Essential Backgrounds for this Lab
반가산기
반가산기란 덧셈 연산을 수행하는 논리 회로이며 디지털 회로, 조합 회로의 하나이다. 가산기는 산술 논리 장치뿐만아니라 주소값, 테이블 색인 등을 더하는 프로세서의 한 부분으로 사용되고 있다. 이진화 십진법, 3초과 부호와 같은 여러가지 수학적 연산을 수행하는 가산기를 구성할 수 있지만, 대부분의 가산기는 2진수의 합을 계산한다. 2의 보수나 1의 보수를 이용하여 음수를 표현하는 경우, 가산기를 가감산기로 이용한다.

전가산기
전가산기는 반가산기 2개와 논리합 1개로 이루어진것으로 덧셈을 수행할때 하위자리에서 발생한 올림수까지 포함하여 계산하는 것이다. 반가산기는 올림수를 고려하지 않았었지만 전가산기는 올림수까지 입력받아 계산하는것이다.
회로도는 입력 3개( A, B, C in ), 출력 2개( S, C out) 으로 이루어진다.

2. Materials & Methods (실험 장비 및 재료와 실험 방법)
가. 실험을 통해 구하고자 하는 데이터와 이를 획득하기 위한 실험 순서
1) 반가산기 시뮬레이션
a) 구하고자 하는 데이터
module HB_HA( A, B, S, C);

input A, B;
output S, C;

reg S,C;

always @(A or B)
begin
if(A==B)S=0;
else S=1;

if(A==1&&B==1)C=1;
else C=0;
end

endmodule

참고 자료

https://stackoverflow.com/questions/32419693/syntax-error-in-testbench-file
https://www.crcpress.com/downloads/51547/slides%20ch%208.pdf
http://electrosofts.com/verilog/introduction.html
https://pdfs.semanticscholar.org/presentation/ac10/55a3be1b2476ce5885ad26e7b9cedea8223f.pdf