"전전설 예레" 검색결과 1-20 / 8,055건

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  전전설1 전자전기컴퓨터설계실험1 서울시립대 8주차 예비레포트 예레 노턴 태보닌 A+

  전자전기컴퓨터설계실험1 예비레포트 Pre-lab report 서론 가. 실험의 목적 태보닌 및 노턴 등가회로 분석법을 사용하여 회로를 분석한다. 최대 전력 전달을 위한 RL의 값을 찾는다. 나. 실험 이론 a. Taevenin Analysis 구하고자 하는 RL의 양단..

  리포트 | 9페이지 | 1,500원 | 등록일 2021.04.15

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  서울시립대 전자전기컴퓨터설계실험1 전전설1 9주차 예비레포트 예레 RC RL RLC A+

  가. 실험의 목적 RC, RL, RLC 회로의 time response를 실험으로 구하고 이론과 비교한다. 나. 실험 이론a. RC time response RC 회로에서 최초에 capacitor에 전압이 없다고 하자. 직류 전압원을 연결한 t>0에는 캐패..

  리포트 | 17페이지 | 2,000원 | 등록일 2021.04.13

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  시립대 전전설2 [3주차 예비] 레포트

  전자전기컴퓨터설계실험 Ⅱ Pre-report 3주차: Logic Design using Verilog HDL 1. Introduction (실험에 대한 소개) 가. Purpose of this Lab 이번 실험에서는 Verilog HDL 언어를 사용하여 논리회로를 설..

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [1주차 예비] 레포트

  전자전기컴퓨터설계실험 Ⅱ Pre-report 1주차: TTL gates Lab on Breadboard 1. Introduction (실험에 대한 소개) 가. Purpose of this Lab - TTL 소자인 HD74LS08 (AND), HD74LS32(OR), ..

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [4주차 결과] 레포트

  두번째 실험 1비트 전가산기를 장비에서 동작 검증하시오. 전가산기 X Y Cin S Cout 0 0 0 0 0 전가산기도 반가산기와 거의 비슷한 원리로 작동을 한다. ... 전가산기 전가산기는 반가산기 2개와 논리합 1개로 이루어진것으로 덧셈을 수행할때 하위자리에서 발생한 올림수까지 포함하여 계산하는 것이다. ... 반가산기는 올림수를 고려하지 않았었지만 전가산기는 올림수까지 입력받아 계산하는것이다.

  리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [5주차 예비] 레포트

  PreLab 2(Mux와 Demux의 기능에 대하여 각가 조사하고, 예를 들어 설명하시오.) Mux와 Demux의 기능에 대하여 각가 조사하고, 예를 들어 설명하시오. ... PreLab 1(Encoder와 Decoder의 기능에 대하여 각각 조사하고, 예를 들어 설명하시오.) ... Encoder와 Decoder의 기능에 대하여 각각 조사하고, 예를 들어 설명하시오. 디코더는 해독기라고도 한다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [9주차 예비] 레포트

  또한, 4비트로 인터페이스 할 경우에는 DB4~DB7을 사용하며, 상위 4 bit를 먼저 전송하고 다음에 하위 4 bit를 전송해야 한다.) - CGRAM address Setting

  리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [6주차 결과] 레포트

  전자전기컴퓨터설계실험 Ⅱ Post-report 6주차: Sequential Logic 2 1. Introduction (실험에 대한 소개) 가. Purpose of this Lab 인코더와 디코더의 원리를 이해하고 case문과 if와 else if들의 조건문에 대해서..

  리포트 | 16페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [4주차 예비] 레포트

  전가산기 전가산기는 반가산기 2개와 논리합 1개로 이루어진것으로 덧셈을 수행할때 하위자리에서 발생한 올림수까지 포함하여 계산하는 것이다. ... 반가산기는 올림수를 고려하지 않았었지만 전가산기는 올림수까지 입력받아 계산하는것이다. ... 비트 반가산기를 Behavioral Level modeling으로 설계를 하는 방법을 익히고 1비트 전가산기와 반가산기를 always와 if문을 사용하여 설계를 하는 방법을 익힌다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [1주차 결과] 레포트

  리플캐리가산기 전가산기를 병렬로 연결하면 여러 비트로 구성된 2진수의 덧셈 연산을 수행할 수 있다. 4개의 전가산기를 병렬로 연결해서 4비트의 2진수 덧셈을 수행하는 병렬 가산기이다 ... 단순히 4단의 전가산기를 연결하면 되므로 간편하지만 아랫단의 계산이 완료되 1. ... 전가산기는 진리표로 보면 상당히 간단하지만 부울식을 유도하는 과정을 이해하는 것이 중요하다.

  리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [7주차 예비] 레포트

  전자전기컴퓨터설계실험 Ⅱ Pre-report 7주차: Sequential Logic 2 1. Introduction (실험에 대한 소개) 가. Purpose of this Lab 유한 상태 기계 출력인 Moore Machine에 대하여 이해를 하고 Mealy mach..

  리포트 | 7페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [8주차 예비] 레포트

  전자전기컴퓨터설계실험 Ⅱ pre-report 8주차: 7-segment, Piezo 1. Introduction (실험에 대한 소개) 가. Purpose of this Lab 7세그먼트의 동작을 익히고 Verilog HDL 언어를 사용하여 7-segment, Piez..

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [8주차 결과] 레포트

  전자전기컴퓨터설계실험 Ⅱ Post-report 8주차: 7-segment, Piezo 1. Introduction (실험에 대한 소개) 가. Purpose of this Lab 7세그먼트의 동작을 익히고 Verilog HDL 언어를 사용하여 7-segment, Pie..

  리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [9주차 결과] 레포트

  전자전기컴퓨터설계실험 Ⅱ Post-report 9주차: Display Control 1. Introduction (실험에 대한 소개) 가. Purpose of this Lab Verilog HDL 언어를 사용하여 character display를 위한 VFD장치 제어를..

  리포트 | 11페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [3주차 결과] 레포트

  전자전기컴퓨터설계실험 Ⅱ Post-report 3주차: Logic Design using Verilog HDL 1. Introduction (실험에 대한 소개) 가. Purpose of this Lab 이번 실험에서는 Verilog HDL 언어를 사용하여 논리회로를 ..

  리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [5주차 결과] 레포트

  그전까지는 하나씩 입력을 통해서 코드의 길이가 길어졌다면 이번에는 반복문을 통해서 손쉽게 지속적으로 반복을 할수가 있었다. if문과 cass문중에 선태을 하자면 case문이 조금더 ... 예로서 그림 4-6에 나타낸 4-to-2 인코더를 그림 4-1에 나타내었던 2-to-4 디코더와 비교 해 보면 입력은 출력으로, 출력은 입력으로 바뀌었음을 알 수 있다. ... 그림에서 예를 들어 AB 입력 값이 01일 경우에는 출력선 D1만이 1이고 나머지 출력선 D0 D2 D2은 모두 0이 되며 나머지 입력값의 조합에 대해서도 한 출력선이 나머지 출력선과

  리포트 | 14페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [7주차 결과] 레포트

  만약 up=1, 그리고 출력이 15이하일 경우에는 out은 그 전의 출력값에 +1을 한다. ... 만약 up=0이면 출력이 15이하일 경우에 out은 그 전의 out 값에 1을 빼게 된다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [2주차 결과] 레포트

  리플캐리가산기 전가산기를 병렬로 연결하면 여러 비트로 구성된 2진수의 덧셈 연산을 수행할 수 있다. 4개의 전가산기를 병렬로 연결해서 4비트의 2진수 덧셈을 수행하는 병렬 가산기이다 ... 전가산기는 진리표로 보면 상당히 간단하지만 부울식을 유도하는 과정을 이해하는 것이 중요하다. ... 전가산기는 쉽게 말해서 가수, 피가수에 올림수까지 더해져 세 가지 입력값을 가지는 조합회로라고 할 수 있다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [6주차 예비] 레포트

  전자전기컴퓨터설계실험 Ⅱ Pre-report 6주차: Sequential Logic 1 1. Introduction (실험에 대한 소개) 가. Purpose of this Lab 인코더와 디코더의 원리를 이해하고 case문과 if와 else if들의 조건문에 대해서 ..

  리포트 | 7페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [2주차 예비] 레포트

  전가산기 전가산기는 반가산기와 더불어 컴퓨터 구조에 있어서 가장 중요한 요소 중 하나이다. ... 전가산기는 쉽게 말해서 가수,피가수에 올림수까지 더해져 세 가지 입력값을 가지는 조합회로라고 할 수 있다. ... 전가산기는 진리표로 보면 상당히 간단하지만 부울식을 유도하는 과정을 이해하는 것이 중요하다. 2. Materials & Methods (실험 장비 및 재료와 실험 방법) 가.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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