"시립대 전전설2" 검색결과 1-20 / 368건

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  시립대 전전설2 Velilog 최종발표본

  리포트 | 9페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 [2주차 결과] 레포트

  리플캐리가산기 전가산기를 병렬로 연결하면 여러 비트로 구성된 2진수의 덧셈 연산을 수행할 수 있다. 4개의 전가산기를 병렬로 연결해서 4비트의 2진수 덧셈을 수행하는 병렬 가산기이다 ... 2. ... 전가산기는 진리표로 보면 상당히 간단하지만 부울식을 유도하는 과정을 이해하는 것이 중요하다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [2주차 예비] 레포트

  전가산기 전가산기는 반가산기와 더불어 컴퓨터 구조에 있어서 가장 중요한 요소 중 하나이다. ... 전가산기는 진리표로 보면 상당히 간단하지만 부울식을 유도하는 과정을 이해하는 것이 중요하다. 2. Materials & Methods (실험 장비 및 재료와 실험 방법) 가. ... 전가산기는 쉽게 말해서 가수,피가수에 올림수까지 더해져 세 가지 입력값을 가지는 조합회로라고 할 수 있다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 Velilog 결과리포트 2주차

  LED 1 LED 2 ① ② ④ 5. ... Velillog 2주차 And 게이트와 HalfAdder 게이트 Major 전자전기컴퓨터공학부 Subject 전자전기컴퓨터설계실험2 Professor Student ID Number ... 실험 목적 - Xilinx ISE 프로그램을 이용하여 논리회로 게이트를 프로그래밍 해본다. 2.

  리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 [3주차 예비] 레포트

  저항성 pulldown에 의해 접지로 연결되는 net tri1 저항성 pullup에 의해 접지로 연결되는 net trireg 물리적인 net에 저장되는 전하를 모델링하는 net 2.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [1주차 예비] 레포트

  blogId=deepb1ue&logNo=221235465857&proxyReferer=https%3A%2F%2Fwww.google.co.kr%2F 2) http://users.encs.concordia.ca ... Procedure of Lab 2. ... PreLab 2. 배타적 OR 게이트의 역할을 하는 TTL 7486을 이용해서 실험할 것이다. XOR의 경우에는 SW1, SW2 둘 중의 하나가 닫혀있을 때 작동을 하게 된다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [9주차 예비] 레포트

  또한, 4비트로 인터페이스 할 경우에는 DB4~DB7을 사용하며, 상위 4 bit를 먼저 전송하고 다음에 하위 4 bit를 전송해야 한다.) - CGRAM address Setting ... blogId=rlakk11&logNo=220357833826&proxyReferer=https%3A%2F%2Fwww.google.co.kr%2F 2) http://thinkpiece.tistory.com ... Text VFD Write Timing 2.

  리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [4주차 결과] 레포트

  이진화 십진법, 3초과 부호와 같은 여러가지 수학적 연산을 수행하는 가산기를 구성할 수 있지만, 대부분의 가산기는 2진수의 합을 계산한다. 2의 보수나 1의 보수를 이용하여 음수를 ... Purpose of this Lab 베릴로그의 기본 문법인 always와 initial 구문의 차이점에대해서 이해를 하고 테스트벤치에서의 토글링을 하는 방법을 always로 설계를하여 ... 전가산기 전가산기는 반가산기 2개와 논리합 1개로 이루어진것으로 덧셈을 수행할때 하위자리에서 발생한 올림수까지 포함하여 계산하는 것이다.

  리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [5주차 예비] 레포트

  그림에서 예를 들어 AB 입력 값이 01일 경우에는 출력선 D1만이 1이고 나머지 출력선 D0 D2 D2은 모두 0이 되며 나머지 입력값의 조합에 대해서도 한 출력선이 나머지 출력선과 ... 디멀티플레서에 대해서 설명을 해보겠다. 디멀티플렉스는 멀티플렉서와 반대로 동작을 한다. ... 대부분의 디코더는 Low 상태를 이루도록 설계되어 있고, 선택된 출력 단자가 Low이면 다른 모든 단자는 High가 된다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [6주차 결과] 레포트

  즉 CLK 하나로 A,B에 대해서 각각 CLK1 CLK2로 작동을 하는 것을 알수있다. ... Purpose of this Lab 인코더와 디코더의 원리를 이해하고 case문과 if와 else if들의 조건문에 대해서 이해를 하고 조건문을 이용해서 인코더와 디코드를 설계하고 ... 입력을 모두 지우고 CLOCK2을 눌러 B의 입력이 0000으로 리셋을 시켰다. 입력을 1,2,3을 인가를 하고 CLK을 눌러서 작동을 시킨것이다.

  리포트 | 16페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [6주차 예비] 레포트

  Purpose of this Lab 인코더와 디코더의 원리를 이해하고 case문과 if와 else if들의 조건문에 대해서 이해를 하고 조건문을 이용해서 인코더와 디코드를 설계하고 ... 클럭의 Rising Edge일 때, 레지스터 A에 저장되어 있는 A3, A2, A1, A0 데이터는 레지스터 B의 B3, B2, B1, B0으로 전송됨. ... Essential Backgrounds for this Lab 래치(LATCH) 2개의 NAND게이트 게이트로 구성된 래치의 동작 래치(LATCH) 2개의 NOR 게이트로 구성된 래치의

  리포트 | 7페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [3주차 결과] 레포트

  저항성 pulldown에 의해 접지로 연결되는 net tri1 저항성 pullup에 의해 접지로 연결되는 net trireg 물리적인 net에 저장되는 전하를 모델링하는 net 2.

  리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [7주차 결과] 레포트

  만약 up=1, 그리고 출력이 15이하일 경우에는 out은 그 전의 출력값에 +1을 한다. ... 만약 up=0이면 출력이 15이하일 경우에 out은 그 전의 out 값에 1을 빼게 된다. ... 세번째 실험에서는 moore 머신 밀리 머신의 개념에 대해서 익혔고 case문에의 latch설정의 에러가 발생되지 않기 위해서 default문을 작성해서 작성을 하였다. default를

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [5주차 결과] 레포트

  그림에서 예를 들어 AB 입력 값이 01일 경우에는 출력선 D1만이 1이고 나머지 출력선 D0 D2 D2은 모두 0이 되며 나머지 입력값의 조합에 대해서도 한 출력선이 나머지 출력선과 ... 그전까지는 하나씩 입력을 통해서 코드의 길이가 길어졌다면 이번에는 반복문을 통해서 손쉽게 지속적으로 반복을 할수가 있었다. if문과 cass문중에 선태을 하자면 case문이 조금더 ... Purpose of this Lab MUX와 DEMUX의 작동원리를 키박스로 확인을 하고 인코더와 디코더의 원리를 이해하고 case문과 if와 else if들의 조건문에 대해서 이해를

  리포트 | 14페이지 | 2,000원 | 등록일 2019.07.29

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  시립대_전전설2_Velilog_예비리포트_7주차

  참고 문헌 전전설 교안 ... 실험 목적 2. 배경 이론 3. 실험 코드 분석 4. 참고 문헌 1. ... 실험 코드 분석 (1) 로직 설계 및 컴파일 및 코드분석 (2) 핀 설정 (3) 테스트 벤치 작성 후 컴파일 (4) 시뮬레이션 2) 직렬입력 / 병렬출력 회로 (1) 로직 설계 및

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11 | 수정일 2022.04.21

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  시립대 전전설2 [7주차 예비] 레포트

  전자전기컴퓨터설계실험 Ⅱ Pre-report 7주차: Sequential Logic 2 1. Introduction (실험에 대한 소개) 가. ... 출력이 현재상태로만 결정되는 Moore 머신과 출력이 현재상태와 입력에 의해서 결정되는 Mealy 머신으로 구분이 된다. 2. ... Compile -> Simulation에서 조건에 맞도록 파일 수정 -> Simulation -> Generate Programming File 실행 IMPACT 실행 -> 동작 확인 2)

  리포트 | 7페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [1주차 결과] 레포트

  리플캐리가산기 전가산기를 병렬로 연결하면 여러 비트로 구성된 2진수의 덧셈 연산을 수행할 수 있다. 4개의 전가산기를 병렬로 연결해서 4비트의 2진수 덧셈을 수행하는 병렬 가산기이다 ... 단순히 4단의 전가산기를 연결하면 되므로 간편하지만 아랫단의 계산이 완료되 1. ... 전가산기는 진리표로 보면 상당히 간단하지만 부울식을 유도하는 과정을 이해하는 것이 중요하다.

  리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [8주차 예비] 레포트

  8개의 LED의 조합으로 문자 표시가 이루어지기 때문에 7-Segment를 제어하기 위한 디코더의 설계가 필요하다 7-Segment Decoder 7-Segment Decoder 2. ... Compile -> Simulation에서 조건에 맞도록 파일 수정 -> Simulation -> Generate Programming File 실행 IMPACT 실행 -> 동작 확인 2. ... Array에 표시하시오 Parallel Load Data D~A: Bus Switch 1~4 Count Up: Button Switch 1 Count Down: Button Switch 2

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [4주차 예비] 레포트

  이진화 십진법, 3초과 부호와 같은 여러가지 수학적 연산을 수행하는 가산기를 구성할 수 있지만, 대부분의 가산기는 2진수의 합을 계산한다. 2의 보수나 1의 보수를 이용하여 음수를 ... 전가산기 전가산기는 반가산기 2개와 논리합 1개로 이루어진것으로 덧셈을 수행할때 하위자리에서 발생한 올림수까지 포함하여 계산하는 것이다. ... Purpose of this Lab 베릴로그의 기본 문법인 always와 initial 구문의 차이점에대해서 이해를 하고 테스트벤치에서의 토글링을 하는 방법을 always로 설계를하여

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  시립대 전전설2 [8주차 결과] 레포트

  blogId=rlakk11&logNo=220357833826&proxyReferer=https%3A%2F%2Fwww.google.co.kr%2F 3) Hyperlink "http:/ ... blogId=rlakk11&logNo=220357833826&proxyReferer=https%3A%2F%2Fwww.google.co.kr%2F" https://m.blog.naver.com ... Up이 1일시 out도 2->레 3->미 4->파 5->솔 6->라 7->시 8 ->도 순으로 소리가 나는 것을 확인하였고 각각에 숫자가 카운트업이 되어 1,2,3,4,5,6,7,8로

  리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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