"전전컴 전전설2" 검색결과 1-20 / 80건

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  시립대 전전설2 [3주차 결과] 레포트

  저항성 pulldown에 의해 접지로 연결되는 net tri1 저항성 pullup에 의해 접지로 연결되는 net trireg 물리적인 net에 저장되는 전하를 모델링하는 net 2.

  리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29

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  [서울시립대] A+ 전자전기컴퓨터설계2(Bcd converter 코드포함) 5주차예비레포트

  멀티플렉서 3개의 입력선과 8개의 출력선을 갖는 디코더 ① 2입력 멀티플렉서 로직 설계 ② 2입력 멀티플렉서 Test Fixture 파일 생성 ③ 2입력 멀티플렉서 시뮬레이션 결과 ... 확인 응용 과제(총3문항) ● 2비트 2 : 1 MUX 회로를 설계하시오 입력 A : BUS Switch 1,2 입력 B : BUS Switch 3, 4 입력 S : BUS Switch ... -N비트 2진 입력 신호를 M개(2N개)의 출력 신호로 변환시키는 동작 수행 -입력 조합에 대해서 M개의 출력 단자 중 1개만 High값이 출력 되고, 나머지 출력 단자에서는 Low값이

  리포트 | 14페이지 | 1,000원 | 등록일 2021.12.30

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  [서울시립대] 전자전기컴퓨터설계실험2 / 파이널 계산기 / 2021년도(대면) / A+ (코드파일 포함)

  .(2) 뺄셈- output = input1 - input2- 두 개의 입력을 받아 input1에서 input2를 빼주어 계산 결과 값을 출력으로 내보낸다. ... 각각의 기능은 testbench 작성을 통한 simulation 수행과 장비 동작을 통해 검증한다.2. ... Function(1) 덧셈 - output = input1 + input2 - 두 개의 입력을 받아 더하여 계산 결과 값을 출력으로 내보낸다.

  리포트 | 25페이지 | 20,000원 | 등록일 2022.08.12 | 수정일 2022.08.18

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab02(예비) / 2021년도(대면) / A+

  각 전가산기는 3레벨의 로직을 필요로 하는데, N비트 가산기의 경우, 임계 경로(critical path) 회로 지연은 3(첫 가산기의 지연 시간) + 2*(N-1)(다음차 가산기의 ... 이 전달지연은 전가산기의 회로를 보면 쉽게 계산할 수 있다. ... 동일하게 전가산기는 S의 단수는 4이고, C의 단수도 4가 된다.

  리포트 | 9페이지 | 2,000원 | 등록일 2022.07.16

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  시립대 전전설2 Velilog 최종발표본

  리포트 | 9페이지 | 2,000원 | 등록일 2021.12.11

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  [검증된 코드 & 복사가능, 학점A+] 전전설2 5.Combinational-2 - 예비+결과+성적인증 (서울시립대)

  Design various combinational logic circuits in Verilog & verify circuits with their test fixtures 2. ... with case & if statements.배경 이론 및 사전 조사[1] Search for the types and characteristics of the latches.[2]

  리포트 | 25페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.07.14

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  [검증된 코드 & 복사가능, 학점A+] 전전설2 4.Combinational-1 - 예비+결과+성적인증 (서울시립대)

  Design a combinational logic circuit in Verilog HDL with behavioral modeling including ‘always’ statement2. ... with module instantiation4.Gain multi-bit adder and comparator design capabilities배경 이론 및 사전 조사 실험 전에

  리포트 | 12페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.07.12

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  [검증된 코드 & 복사가능, 학점A+] 전전설2 9.LCDs - 예비+결과+성적인증 (서울시립대)

  Design various circuits in Verilog & verify circuits with their test fixtures 2. ... resetn, clk, output lcd_e, output reg lcd_rs, lcd_rw, output reg [7:0] lcd_data);reg [2: ... , entry_mode = 3'b010, disp_onoff = 3'b011, line1 = 3'b100, line2

  리포트 | 28페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.07.14

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  시립대 전전설2 [3주차 예비] 레포트

  저항성 pulldown에 의해 접지로 연결되는 net tri1 저항성 pullup에 의해 접지로 연결되는 net trireg 물리적인 net에 저장되는 전하를 모델링하는 net 2.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [1주차 예비] 레포트

  blogId=deepb1ue&logNo=221235465857&proxyReferer=https%3A%2F%2Fwww.google.co.kr%2F 2) http://users.encs.concordia.ca ... Procedure of Lab 2. ... PreLab 2. 배타적 OR 게이트의 역할을 하는 TTL 7486을 이용해서 실험할 것이다. XOR의 경우에는 SW1, SW2 둘 중의 하나가 닫혀있을 때 작동을 하게 된다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [4주차 결과] 레포트

  전가산기 전가산기는 반가산기 2개와 논리합 1개로 이루어진것으로 덧셈을 수행할때 하위자리에서 발생한 올림수까지 포함하여 계산하는 것이다. ... 그래서 Carry에 해당하는 LED2의 불이 들어오는 것을 확인했다. 전가산기 X Y Cin S Cout 1 0 0 1 0 첫번째 스위치만을 on시켰다. ... 두번째 실험 1비트 전가산기를 장비에서 동작 검증하시오. 전가산기 X Y Cin S Cout 0 0 0 0 0 전가산기도 반가산기와 거의 비슷한 원리로 작동을 한다.

  리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [5주차 예비] 레포트

  그림 4-1에 입력선이 2개, 출력선이 2개=4개인 2-to-4 디코더를 나타내었다. ... PreLab 3(다음의 Verilog HDL 코드에 대하여 sel =2’b00 또는 sel=2’b11일 때 어떤 출력이 나오는지 예상하고 in1, in2, sel에 여러가지 값이 들어가는 ... 이것은 임의의 입력 번호에 대응하는 출력만을 활성화시키는 논리 회로로, N 비트 2진 입력 신호를 M개(M=2N)의 출력 신호로 변환시키는 동작을 수행한다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [9주차 예비] 레포트

  또한, 4비트로 인터페이스 할 경우에는 DB4~DB7을 사용하며, 상위 4 bit를 먼저 전송하고 다음에 하위 4 bit를 전송해야 한다.) - CGRAM address Setting ... blogId=rlakk11&logNo=220357833826&proxyReferer=https%3A%2F%2Fwww.google.co.kr%2F 2) http://thinkpiece.tistory.com ... Text VFD Write Timing 2.

  리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [6주차 결과] 레포트

  입력을 모두 지우고 CLOCK2을 눌러 B의 입력이 0000으로 리셋을 시켰다. 입력을 1,2,3을 인가를 하고 CLK을 눌러서 작동을 시킨것이다. ... 클럭의 Rising Edge일 때, 레지스터 A에 저장되어 있는 A3, A2, A1, A0 데이터는 레지스터 B의 B3, B2, B1, B0으로 전송됨. ... Essential Backgrounds for this Lab 래치(LATCH) 2개의 NAND게이트 게이트로 구성된 래치의 동작 래치(LATCH) 2개의 NOR 게이트로 구성된 래치의

  리포트 | 16페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [4주차 예비] 레포트

  전가산기 전가산기는 반가산기 2개와 논리합 1개로 이루어진것으로 덧셈을 수행할때 하위자리에서 발생한 올림수까지 포함하여 계산하는 것이다. ... 반가산기는 올림수를 고려하지 않았었지만 전가산기는 올림수까지 입력받아 계산하는것이다. ... 이진화 십진법, 3초과 부호와 같은 여러가지 수학적 연산을 수행하는 가산기를 구성할 수 있지만, 대부분의 가산기는 2진수의 합을 계산한다. 2의 보수나 1의 보수를 이용하여 음수를

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [1주차 결과] 레포트

  리플캐리가산기 전가산기를 병렬로 연결하면 여러 비트로 구성된 2진수의 덧셈 연산을 수행할 수 있다. 4개의 전가산기를 병렬로 연결해서 4비트의 2진수 덧셈을 수행하는 병렬 가산기이다 ... 단순히 4단의 전가산기를 연결하면 되므로 간편하지만 아랫단의 계산이 완료되 1. ... 전가산기는 진리표로 보면 상당히 간단하지만 부울식을 유도하는 과정을 이해하는 것이 중요하다.

  리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [7주차 예비] 레포트

  전자전기컴퓨터설계실험 Ⅱ Pre-report 7주차: Sequential Logic 2 1. Introduction (실험에 대한 소개) 가. ... 출력이 현재상태로만 결정되는 Moore 머신과 출력이 현재상태와 입력에 의해서 결정되는 Mealy 머신으로 구분이 된다. 2. ... Compile -> Simulation에서 조건에 맞도록 파일 수정 -> Simulation -> Generate Programming File 실행 IMPACT 실행 -> 동작 확인 2)

  리포트 | 7페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [8주차 예비] 레포트

  8개의 LED의 조합으로 문자 표시가 이루어지기 때문에 7-Segment를 제어하기 위한 디코더의 설계가 필요하다 7-Segment Decoder 7-Segment Decoder 2. ... Compile -> Simulation에서 조건에 맞도록 파일 수정 -> Simulation -> Generate Programming File 실행 IMPACT 실행 -> 동작 확인 2. ... Array에 표시하시오 Parallel Load Data D~A: Bus Switch 1~4 Count Up: Button Switch 1 Count Down: Button Switch 2

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [8주차 결과] 레포트

  blogId=rlakk11&logNo=220357833826&proxyReferer=https%3A%2F%2Fwww.google.co.kr%2F 3) Hyperlink "http:/ ... blogId=rlakk11&logNo=220357833826&proxyReferer=https%3A%2F%2Fwww.google.co.kr%2F" https://m.blog.naver.com ... Up이 1일시 out도 2->레 3->미 4->파 5->솔 6->라 7->시 8 ->도 순으로 소리가 나는 것을 확인하였고 각각에 숫자가 카운트업이 되어 1,2,3,4,5,6,7,8로

  리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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  시립대 전전설2 [9주차 결과] 레포트

  blogId=rlakk11&logNo=220357833826&proxyReferer=https%3A%2F%2Fwww.google.co.kr%2F 3) Hyperlink "http:/ ... blogId=rlakk11&logNo=220357833826&proxyReferer=https%3A%2F%2Fwww.google.co.kr%2F" https://m.blog.naver.com ... Text VFD Write Timing 2. Supposed Data and Results of this Lab (예상 실험 결과) 가.

  리포트 | 11페이지 | 2,000원 | 등록일 2019.07.29

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