[논리회로 실험] 디멀티플렉서 verilog 설계

소개글

"[논리회로 실험] 디멀티플렉서 verilog 설계"에 대한 내용입니다.

목차

1. 제목
2. 실습 목적
3. 실습 내용
4. 논리식과 Schematic 설계
5. Verilog, VHLD설계

본문내용

제목
디멀티플렉서 설계

실습 목적
디멀티플렉서는 하나의 입력을 여러 개의 출력 중 하나로 전송한다. 4x1 디멀티플렉서는 하나의 입력을 4개의 출력 중 하나로 전송하며, 선택된 출력에 입력을 전송할 때 나머지 출력은 그 전에 할당받은 값을 유지한다. 이것은 Verilog나 VHDL이 합성되는 과정에서 그 전의 값을 유지하기 위해 래치를 포함시키기 때문이다. 따라서 이번 실습에서는 디멀티플렉서의 동작을 이해하고, Verilog 또는 VHDL이 회로로 합성되는 과정을 이해한다.

< 중 략 >

1. if~else 또는 case 형식을 사용해 두 가지 방법으로 디멀티플렉서를 설계하라.
case
module Demux(i, a, b, c, d, sel, out);
input i;
input a,b,c,d;
input[1:0] sel;
output[3:0] out;

참고 자료

없음