클럭분주회로설계 verilog 설계

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제목 - 클럭 분주회로 설계

실습 목적
많은 디지털 회로에서 클럭을 분주하여 사용한다. 클럭을 분주하는 방법은 다양하지만, 이번 실습에서는 순차논리회로에 의해 상태를 정의하고 일정한 조건에 의해 상태가 천이되도록 클럭 분주회로를 설계함으로써 순차논리회로를 설계하는 절차를 배운다.

Verilog, VHLD설계
ClockDivider.v
module ClockDivider(clk,rst);
input clk, rst;
reg[18:0] count;
reg state;
reg next_state;

참고 자료

없음