아주대 전자회로실험 설계2. CMOS OP AMP 예비 결과

목차

1. 설계목표
2. 실험이론
3. 주요 실험기기
4. 실험결과 값 및 Simulation 예상 결과 값과의 비교
5. 고찰

본문내용

1. 설계목표
이번 설계는 안정된 CMOS Operational AMP 회로를 설계하는 실험이다. Operational AMP의 특성을 고려하여 MOS 소자 사이의 W 값을 설정하고 Bias 해석을 통해 전압이득 Av의 값과 Phase margin을 알아보고 소신호 해석을 통하여 dB 값과 phase 값을 알아보면서 CMOS Operational AMP 회로의 특성을 이해하고 점검하도록 한다.

2. 실험이론
(1) 연산 증폭기
연산증폭기(operational amplifier)는 연산을 위해서 사용할 수 있는 일종의 차동증폭기이다. 저항, 커패시터, 다이오드 등 연산증폭기의 외부회로에 붙은 몇 가지 소자를 바꿈으로써 여러 가지 선형 또는 비선형 동작을 안정되게 행할 수 있다. 요즈음은 여러 종류의 연산증폭기가 아주 싼 값에 공급되고 있기 때문에 아날로그 시스템 설계에 있어서 연산증폭기가 차지하는 비중이 상당히 커졌다.

이상적인 연산증폭기는 다음과 같은 특성을 가진다.
전압이득
일 때 =0
동작 주파수 대역폭 (BW) =
입력 임피던스
출력 임피던스

(2) 다단 증폭기
단일 트랜지스터 증폭기를 종속(cascade) 연결하여 다단(multi-stage) 증폭기를 구성하면, 단일 증폭단의 장점들이 결합된 우수한 성능의 증폭기를 구현할 수 있다.

위의 그림1은 2단 CMOS 연산 증폭기의 구성을 나타내었다. 위의 transistor Q8과 Q5로 형성되는 Current Mirror는 차동 쌍 Q1과 Q2에 바이어스 전류를 공급한다. 이 바이어스 전류는 Q5의 W/L의 비를 얼마로 하느냐에 따라 그 크기가 달라진다. 우리는 Q5의 W/L의 비율을 조절함으로써 원하는 크기의 입력 단 바이어스 전류를 흘릴 수 있다. Q3와 Q4로 형성되는 Current Mirror는 입력 차동 쌍의 부하로 작동한다. 공통소스 증폭기인 둘째 단은 Q6로 구성되며 전류전원 트랜지스터 Q7이 능동부하로 사용되었다. 참고로 회로의 주파수 보상은 밀러귀환 커패시터에 의해서 수행된다.

참고 자료

없음