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기본 게이트 설계 예비보고서

*승*
최초 등록일
2014.07.25
최종 저작일
2014.03
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목차

1. 실험 목표
2. 예비 이론
(1) CPLD, FPGA란? (10p, 함초롬 바탕)
(2) CPLD, FPGA 사용 실례 조사
1) CPLD
2) FPGA
(3) 동작적 모델링, 자료 흐름 모델링, 구조적 모델링 조사
1) 동작적 모델링
2) 자료 흐름 모델링
3) 구조적 모델링
(4) AND, NAND, OR, NOR, XOR 게이트 조사

3. 실험 내용
3-1. 실험 1. 2개의 입력(A, B)을 가진 AND, OR을 동작적 모델링과 자료 흐름 모델링으로 작성하시오.
(1) AND GATE
1) 진리표 (입력 : A, B 출력 : F)
2) 소스 코드
(2) OR GATE
1) 진리표
2) 소스 코드
3-2. 실험 2. 진리표를 보고 동작적 모델링과 자료 흐름 모델링으로 작성하시오.
1)진리표
2) 소스 코드

4. 출처 (Reference)

5. 고찰

본문내용

1. 실험 목표
AND, NOT, NAND, OR, XOR, NOR 게이트의 기호와 기본적인 동작 특성을 이해고, 실험을 통해 동작적 모델링과 자료 흐름 모델링 방법으로 기본 게이트들을 설계하고, 진리표를 통해 게이트를 설계하는 법을 익힌다.

2. 예비 이론
(1) CPLD, FPGA란? (10p, 함초롬 바탕)
1) CPLD
Complex Programmable Logic Device(복합 프로그래머블 논리 소자)의 약자로 PAL(Programmable Array Logic)와 FPGA의 복합성과 구조적 특징을 지닌 논리 소자이다.
CPLD는 내부 여러 개의 LAB(Logic Array Block)와 LAB의 연결선인 PIA(Programmable Interconnection Array)로 구성되어 있다. LAB는 PAL과 같은 논리로 되어 있고 몇 개의 매크로셀(macrocell)로 구성된다. 매크로셀은 3가지 함수 블록(프로그램 가능한 AND과 고정된 OR 및 프로그래머블 레지스터(EPROM/EEPROM))로 구성된다. 데이터 저장을 EEPROM에 하므로 비휘발성이다. 전원이 꺼져도 저장된 파일이 유지되므로 추가되는 프로그램용 메모리가 필요없다.
CPLD의 구조는 빠른 성능이나 정확한 타이밍 예측이 요구되는 어드레스 디코더나 시퀀스 회로 등에 적합하다.
2) FPGA
Field Programmable Gate Array(현장 프로그래머블 게이트 배열)의 약자이다. LAB를 쓰지 않고 비교적 간단하고 동일한 단위의 PLD로 여러 개 나열된 형태로 CPLD와 다르게 PLD 블록 간의 연결을 행, 열 구조를 이용하는 2가지 형태로 나뉜다.
FPGA는 설계 환경이 간편하고, 다른 ASIC에 비해 개발기간이 짧으며 ASIC 변환이 용이하다. 또한 설계 및 제작시 융통성이 높으며 개발 비용이 저렴한 반면 개당 가격은 비싼 특징이 있다. 데이터 저장을 SRAM에 하므로 휘발성이다.

참고 자료

아이캠퍼스(논리회로설계실험) 3주차 강의자료 : www.icampus.ac.kr
[그림 1, 2] : http://blog.naver.com/wiva815?Redirect=Log&logNo=20149705671
CPLD의 정의 : http://yousk16.blog.me/40067594101
FPGA의 정의 : http://yousk16.blog.me/40067593880,
http://blog.naver.com/kijul?Redirect=Log&logNo=110125811995
동작적 모델링 : http://vosej_v.blog.me/50182236385
FPGA 사용 실례 :
http://ko.wikipedia.org/wiki/%ED%98%84%EC%9E%A5_%ED%94%84%EB%A1%9C%EA%B7%B8%EB%9E%98%EB%A8%B8%EB%B8%94_%EA%B2%8C%EC%9D%B4%ED%8A%B8_%EC%96%B4%EB%A0%88%EC%9D%B4
VHDL 모델링 코딩법:
http://heehiee.codns.com:9000/060611/0_%C0%FC%C0%DA%C0%DA%B7%E11_3(17G)/vhdl%20%C0%DA%B7%E1%B8%F0%C0%BD/VHDL%C0%BB%20%C0%CC%BF%EB%C7%D1%20%B8%F0%B5%A8%B8%B5%20%B9%E6%B9%FD.pdf
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