Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증 예비레포트 half, full, 4-bit adder

목차

1. 실험 제목
2. 실험 목적
3. 실험 장비
4. 관련 이론
5. simulation
6. 참고 문헌

본문내용

1. 실험 제목 [Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증(4-bit Adder)]

2. 실험 목적
- 1-bit Full Adder 와 Half Adder 의 심볼 및 동작을 이해하고, 이를 응용하여 4-bit Adder의 설계 방법을 익힌다.
- 4-bit Adder를 Verilog HDL을 이용하여 설계하고, FPGA를 통하여 검증하는 방법을 익힌다.

3. 관련 이론
-half adder
이진수의 한자리수를 연산하고, 자리올림수는 자리올림수 출력에 따라 출력한다. and, or, not의 세 가지 종류의 논리회로만으로 구성할 수 있다.

-full adder
이진수의 한 자릿수를 연산하고, 하위의 자리올림수 입력을 포함하여 출력한다. 하위의 자리올림수 출력을 상위의 자리올림수 입력에 연결함으로써 임의의 자리수의 이진수 덧셈이 가능해진다. 하나의 전가산기는 두 개의 반가산기와 하나의 or로 구성된다.

참고 자료

https://www.sciencedirect.com/topics/computer-science/half-adder
https://www.chipverify.com/verilog/verilog-initial-block