Two-Stage CMOS Op-Amp

소개글

전자회로2 실험의 Two-Stage CMOS Op-Amp 예비레포트입니다

PSpice 시뮬레이션 포함

(단, 한글 2007로 작성하여 하위버전에서 폰트가 깨질수 있음)

목차

§ 실험목적

§ 실험부품 및 사용기기

§ 이론 요약
(1) 2단 연산 증폭기의 구성
(2) 2단 연산 증폭기의 입출력 한계
(3) 2단 연산 증폭기의 전압 이득
(4) 2단 연산 증폭기의 주파수 응답

§ PSPICE Simulation
2단 연산 증폭기 회로
보상 실험을 위한 2단 연산 증폭기 회로

본문내용

§ 이론 요약
(1) 2단 연산 증폭기의 구성

<그림 7-1> 2단 연산 증폭기

위 그림 7-1과 같이 2단 연산 증폭기에서는 1단 연산 증폭기의 출력을 두 번째 단의 입력으로 사용하여 두 단에 걸쳐 증폭하게 된다.
그림 7-1의 2단 연산 증폭기의 bias회로 구성을 다음과 같이 표현할 수 있다.

bias회로
-입력단의 bias전류 :, 으로 구성된 전류 거울
-출력단의 bias전류 :, 으로 구성된 전류 거울

입력단
-로 구성. , 에 의해 biasing

출력단
-로 구성. , 에 의해 biasing
주파수 보상
-로 구성. Miller효과 이용

dc offset 제거 조건



(2) 2단 연산 증폭기의 입출력 한계
공통Mode입력의 한계를 살펴보면 하한은 , 의 포화상태 유지조건이며 다음과 같고,
..................<식 7-1>

상한은 의 포화상태 유지조건이며 다음과 같음을 알 수 있다.
................<식 7-2>

다음으로 출력 신호의 한계를 보면 하한은 의 포화상태 유지조건이며
...........................................<식 7-3>

위와 같이 나타낼 수 있고, 상한은 의 포화상태 유지조건이며 다음과 같음을 알 수 있다.
...........................................<식 7-4>
단, 단위이득(buffer)구성을 위해서는 입출력 한계의 충분한 일치가 필요하다.


(3) 2단 연산 증폭기의 전압 이득

<그림 7-2> 2단 연산 증폭기 해석
.........................................................................<식 7-5>
...........................<식 7-6>
...............................................................<식 7-7>
.........................................<식 7-8>
...............................<식 7-9>

참고 자료

Microelectronic Circuits By Sedra Smith 5Th Edition