설계2-CMOS OP AMP_설계

소개글

2-Stage Op-amp 설계를 통해 동작원리를 파악한다.

목차

1. 실 험 목 적

2. 실 험 이 론

3. 설계 부품

4. PSPICE Simulation

5. 고 찰

본문내용

1. 실 험 목 적

2-Stage Op-amp 설계를 통해 동작원리를 파악한다.

2. 실 험 이 론

Fig1-1. 이론상 two stage CMOS Op Amp 회로도


1) Two Stage CMOS Op Amp 이론
1단 연산 증폭기의 출력을 두 번째 단의 입력으로 사용하여 두 단에 걸쳐 증폭하게 된다. 이때 전체 증폭이득값은 첫 번째 이득과 두 번째 이득의 곱을 통해서 얻을 수 있다. 이 이득은 1단 연산 증폭기 이득에 비해 매우 큰 값이며, 이는 2단 연산 증폭기의 강점으로 나타난다.
위 그림은 two stage CMOS Op Amp 회로를 보여준다. CMOS op amp는 Two stage CMOS Op Amp로 두 개의 단으로 구성되어 있다. 회로의 중앙 부분에 위치한 첫 번째 단은 difference pair mos Q1-Q2와 이것의 Current mirror 부하 Q3-Q4로 이루어져 있다. Difference pair mos Q1-Q2는 Current Source Q5에 의해 바이어스 되는데 Q5는 Q8, Q5, Q7으로 구성된 current mirror의 두 출력 트랜지스터 중의 하나이다.
회로에 우측에 위치한 두 번째 단은 common source 트랜지스터 Q6와 그 전류원 부하 Q7으로 구성되어 있는데 두 번째 단의 이득은 보통 50V/V에서 80V/V까지이다. 또한 주파수 특성을 보상하는 역할도 하는데 Negative feedback 되는 양에 무관하게 연산 증폭기가 발진하지 않고 안정적으로 동작하게 하려면 open circuit gain이 -20dB/dec의 기울기로 주파수에 따라 감소하도록 연산 증폭기를 만들어야 한다.
two stage CMOS Op Amp를 등가회로로 해석하면 다음과 같은 회로가 나온다. 이 회로를 통해 전압이득또한 구해낼 수 있었다.
Fig1-2

참고 자료

없음