CMOS OP AMP 설계

소개글

설계 2. CMOS OP AMP 설계
■ 설계 부품
1. CD4007 : CMOS Array ICs(3개)
참고자료 1. CD4007 MOS Array Pin 구성도, Datesheet
2. Capacitors : 0.1uF(1개)(code 104), 10pF(1개)(code 10)
3. Resistors : 220KΩ(2개), 100KΩ(2개), 1KΩ(1개), 1MΩ(1개), 100MΩ(1개)
■ 설계 준비 사항
그림 1의 회로를 참고하여 two-stage CMOS op amp를 설계하고 SPICE 시뮬레이션 하시오.
이 때, 전원 전압은 VDD=-VSS=± 7.5V로 설정하고, 각 transistor의 Vt= 1V, k=0.5mA/V, I=1/50V로 고려한다. 또 한, DC gain은 1000V/V로 한다.
설계한 회로의 모든 소자 크기를 표시하고, 회로도와 시뮬레이션 결과, discussion을 첨부하시오.
참고자료 2. 기본적인 2단 CMOS 연산 증폭기 구성
참고자료 3. 2단 CMOS 연산 증폭기의 일반적인 주파수 응답
■ 설계 검증 내용
- 회로 구성도
그림 1. Two-stage CMOS Op Amp. Three CD4007 arrays (A, B, C) are required. Pin numbers are for the corresponding package. Note the 6 substrate connections, which are essential for correct operation of the arrays.
1) DC operation
- Setup :
a) 전원 전압 = ± 7.5V, R1=220kΩ, R2=∞, C2=0pF으로 설정한다.
b) Positive input (A) 를 GND에 연결하고, negative input (B)를 output (F)에 연결한다.
c) C1=0.1uF 커패시터를 output (F)와 GND 사이에 연결한다.
그림 2. CMOS OP AMP 설계 DC operation 회로
R2=∞, C2=0pF으로 설정하기 위해 R2는 9999M, C2는 0.0001p로 설정 후 전원 전압은 VDD=7.5V, -VSS=0V를 인가하였다. 시뮬레이션에서 -VSS=-7.5V로 인가시 위와 같은 Convergence 에러가 발생하게 된다. Convergence 에러가 발생하는 원인은 여러 가지가 있으나 가장 흔하게 일어나는 것이 회로를 구성하는 부품들 사이의 값이 불확실하여 각 노드에서의 계산이 안되서 발생하는 이유이다. 또한 정해진 연산 횟수 안에 Data가 Convergence하지 못하면 위와 같은 error이 발생한다. pspice상에서 시뮬레이션상에 제약으로 인해 전원 전압 -VSS=-7.5V으로 하는 대신에 -VSS=0V로 놓고 시뮬레이션 하였다. 실제 실험에서는 pspice 시뮬레이션상의 제약이 없으므로 제대로 된 출력 값을 얻을 수 있을 것이다. 실제 실험에서는 모두 정상적으로 동작하는지 실험을 통해 확인해 봐야 할 것이다.

목차

■ 설계 부품
■ 설계 준비 사항
■ 설계 검증 내용

본문내용

1) DC operation
- Setup :
a) 전원 전압 = ± 7.5V, R1=220kΩ, R2=∞, C2=0pF으로 설정한다.
b) Positive input (A) 를 GND에 연결하고, negative input (B)를 output (F)에 연결한다.
c) C1=0.1uF 커패시터를 output (F)와 GND 사이에 연결한다.

R2=∞, C2=0pF으로 설정하기 위해 R2는 9999M, C2는 0.0001p로 설정 후 전원 전압은 VDD=7.5V, -VSS=0V를 인가하였다. 시뮬레이션에서 -VSS=-7.5V로 인가시 위와 같은 Convergence 에러가 발생하게 된다. Convergence 에러가 발생하는 원인은 여러 가지가 있으나 가장 흔하게 일어나는 것이 회로를 구성하는 부품들 사이의 값이 불확실하여 각 노드에서의 계산이 안되서 발생하는 이유이다. 또한 정해진 연산 횟수 안에 Data가 Convergence하지 못하면 위와 같은 error이 발생한다. pspice상에서 시뮬레이션상에 제약으로 인해 전원 전압 -VSS=-7.5V으로 하는 대신에 -VSS=0V로 놓고 시뮬레이션 하였다. 실제 실험에서는 pspice 시뮬레이션상의 제약이 없으므로 제대로 된 출력 값을 얻을 수 있을 것이다. 실제 실험에서는 모두 정상적으로 동작하는지 실험을 통해 확인해 봐야 할 것이다.





- Measurement :
a) 입력이 없을 때, node F 와 node E를 oscilloscope를 이용하여 측정해 보고 증폭단이 안정적(stable)으로 동작하는지 검증하시오.

Node F와 node E를 시뮬레이션 그래프를 이용하여 측정해 본 결과 Node E는 1.6273V, Node F는 27.888mV의 결과 값을 얻을 수 있었다. 실제 실험에서는 Node E는 2.67V, Node F는 11mV의 결과 값을 얻을 수 있었다. 시뮬레이션 값과 약간의 차이가 있지만 이는 시뮬레이션에서는 -VSS를 0V로 놓고 실험하였지만 실제 실험에서는 -VSS를 -7.5V로 놓고 실험하였기 때문에 값의 차이가 발생하였다.

참고 자료

없음