"전전설2 2주" 검색결과 21-40 / 16,714건

• 

  시립대 전전설2 [6주차 예비] 레포트

  전자전기컴퓨터설계실험 Ⅱ Pre-report 6주차: Sequential Logic 1 1. Introduction (실험에 대한 소개) 가. ... 클럭의 Rising Edge일 때, 레지스터 A에 저장되어 있는 A3, A2, A1, A0 데이터는 레지스터 B의 B3, B2, B1, B0으로 전송됨. ... Essential Backgrounds for this Lab 래치(LATCH) 2개의 NAND게이트 게이트로 구성된 래치의 동작 래치(LATCH) 2개의 NOR 게이트로 구성된 래치의

  리포트 | 7페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니
• 

  시립대 전전설2 [7주차 결과] 레포트

  전자전기컴퓨터설계실험 Ⅱ Post-report 7주차: Sequential Logic 2 1. Introduction (실험에 대한 소개) 가. ... 만약 up=1, 그리고 출력이 15이하일 경우에는 out은 그 전의 출력값에 +1을 한다. ... 만약 up=0이면 출력이 15이하일 경우에 out은 그 전의 out 값에 1을 빼게 된다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

  다운로드 장바구니
• 

  시립대 전전설2 Velilog 결과리포트 6주차

  저번주에 설계했던 Converter과 어떻게 다르게 작동하는지를 비교해 보는 것도 좋을 것 같다. 2. ... 이번 실험에서 주의 해야 했었던 점은 - 응용과제를 하기 전 예비 레포트를 작성하면서 입력에 clk(클럭)을 처음으로 사용해봤었는데 always문의 조건으로 clk가 상승하는 것을 ... Verilog HDL 실습 6주차 결과 리포트 Major 전자전기컴퓨터공학부 Subject 전자전기컴퓨터설계실험2 Professor Student ID Number Name submit

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

  다운로드 장바구니
• 

  시립대 전전설2 Velilog 결과리포트 3주차

  참고문헌 -전전설 교안 -http://cms.kut.ac.kr/user/yjjang/htm_lect/dsys11/M01_VerilogHDL01.pdf -Xilinx ISE 사용법 by ... 따라서 output1 이 이고, output2 가 s이 되는 것이다. - 실측결과 - Cout 을 1번 LED로 설정해주고 S를 2번 LED로 설정해주었다. ... 문법은 ‘xor /*gate type*/ (출력, 입력1, 입력2)’이다. - 실측결과 - Cout 을 1번 LED로 설정해주고 S를 2번 LED로 설정해주었다.

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

  다운로드 장바구니
• 

  시립대 전전설2 Velilog 결과리포트 7주차

  Verilog HDL 실습 8주차 결과 리포트 Major 전자전기컴퓨터공학부 Subject 전자전기컴퓨터설계실험2 Professor Student ID Number Name submit ... 배경 이론 7Segment 숫자나 문자를 표시해 줄 수 있는 최소의 장치 HBE Combo 2 장치는 Common Cathode 방식을 따르며 High 값이 올 때 LED의 불이 들어온다 ... 여기에 얇은 판을 붙여주면 미세한 떨림으로 인해 소리가 나게 됩니다.

  리포트 | 9페이지 | 2,000원 | 등록일 2021.12.11

  다운로드 장바구니
• 

  시립대 전전설2 Velilog 예비리포트 4주차

  이는 xor게이트를 보여주는 것이고 나머지 문장은 and 게이트를 나타내 주는 것이다. (2) 테스트 벤치 작성 후 컴파일 (3) 시뮬레이션 2) 전가산기 (1) 프로젝트 생성, 로직 ... date 목록 실험 목적 배경 이론 실험 장비 실험 전 과제 반가산기, 전가산기 4비트 가산기 XOR 게이트를 이용한 감산기 4비트 감산기 실험 전 응용 과제 preview 1-bit ... 그러면 1001이 나오는데 이것이 -7을 2진수로 표현하는 방법이다. (2) 테스트 벤치 작성 후 컴파일 (3) 핀 설정 (4) 시뮬레이션 실험 전 응용 과제 preview 1-bit

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

  다운로드 장바구니
• 

  시립대 전전설2 Velilog 결과리포트 4주차

  참고문헌 -전전설 교안 - Hyperlink "http://cms.kut.ac.kr/user/yjjang/htm_lect/dsys11/M01_VerilogHDL01.pdf" http ... 회로. (2) 전가산기 : 두 개의 입력 비트와 자리올림의 입력비트(Carry IN : Ci)를 합하여 합과 자리올림(Carry out : Co)을 출력시키는 논리 회로(반가산기의 ... 실측결과 D를 1번 LED로 설정해주고 b-out을 2번 LED로 설정해주었다.

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

  다운로드 장바구니
• 

  시립대 전전설2 Velilog 예비리포트 3주차

  Verilog HDL 실습 3주차예비리포트 Major 전자전기컴퓨터공학부 Subject 전자전기컴퓨터설계실험2 Professor Student ID Number Name submit ... Modeling) - code 시뮬레이션 결과 4) 4bit Full Adder –4 1bit Full Adder (Behavioral Modeling) code 시뮬레이션 결과 참고 문헌 전전설 ... 실험 장비 및 부품(Materials of the Experiment) 1) 장비 노트북 Xilinx ISE 프로그램 HBE-Combo Ⅱ-DLD 2) 부품 LED 실험 전 과제 AND

  리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

  다운로드 장바구니
• 

  시립대 전전설2 Velilog 예비리포트 7주차

  Mealy Machine for the Serial I/O code converter 6.74LS193A counter 참고 문헌 전전설 교안 ... Verilog HDL 실습 7주차예비리포트 Major 전자전기컴퓨터공학부 Subject 전자전기컴퓨터설계실험2 Professor Student ID Number Name submit ... 핀 설정 2.

  리포트 | 17페이지 | 1,000원 | 등록일 2021.04.16

  다운로드 장바구니
• 

  시립대 전전설2 Velilog 예비리포트 8주차

  PIEZO 1) 회로 코드, 핀 설정, 테스트 벤치 2) 핀 번호 설정 3) 시뮬레이션 참고 문헌 전전설 교안 ... 이때 입력주파수를 2로 나누어준 값으로 계산해 주는 이유는 클럭이 내려가고 올라가고 하는 것 때문이다. (2) 핀 설정 (3) 시뮬레이션 결과 PIEZO PIANO (1) 회로 코드 ... 1Mhz = 1000000Hz을 2로 나눈 값인 500000Hz를 3옥타브 도의 주파수인 261.6256Hz로 나누어 준 값을 의미한다.

  리포트 | 13페이지 | 1,000원 | 등록일 2021.04.16

  다운로드 장바구니
• 

  시립대_전전설2_Velilog_예비리포트_1주치

  예상 결과 - 이번 실험에서는 저항, 콘덴서 등과 같이 회로에 큰 영향을 주는 부품들을 사용하지 않고 단순하게 스위치를 껐다 켰다하면서 특정한 값을 입력해주면 그 입력값들에 의한 출력값이 ... Gate IC) 저항(4.7kΩ 2개, 220Ω 1개, 330Ω 2개) LED(Red 2개) 2pole DIP 스위치 1개 4. ... 실험 목적 - 각각의 TTL을 이용하여 논리 회로를 설계 및 실험 해본다. 2.

  리포트 | 7페이지 | 1,000원 | 등록일 2021.04.16

  다운로드 장바구니
• 

  시립대 전전설2 Velilog 결과리포트 5주차

  결론 Behavioral 모델링에서 if문과 case문을 사용하여 각각의 조합논리회로를 설계해 보았다 참고문헌 -전전설 교안 - Hyperlink "http://cms.kut.ac.kr ... 입력 s가 4가지의 경우의 수를 모두 선택 할 수 있어야 하므로 역시 벡터 [1:0]를 사용하여 2비트가 되게 해주었다. ... Verilog HDL 실습 5주차 결과 리포트 Major 전자전기컴퓨터공학부 Subject 전자전기컴퓨터설계실험2 Professor Student ID Number Name submit

  리포트 | 16페이지 | 1,000원 | 등록일 2021.04.16

  다운로드 장바구니
• 

  서울시립대 전자전기설계2(전전설2) 2주차 사전보고서

  2019년 전자전기컴퓨터설계실험2 2주차 사전보고서 학번 : 2015-610019 성명 : 윤종민 1. ... Key Pad : 별도의 키를 입력해주는 패드를 통한 직접 입력 장치이다. ps/2 : 여전히 컴퓨터 본체에서 볼 수 있는 입력 포트인데 사실상 마우스, 키보드 입력 포트이다. ... 리플 캐리 가산기는 틀이 간단하여 빠르게 디자인할 수 있는 장점이 있지만 전가산기의 자리 올림수 입력이 이전 가산기의 자리 올림수 출력이므로 하나의 전가산기가 계산되기 위해 이전 가산기의

  리포트 | 4페이지 | 1,500원 | 등록일 2019.10.13

  다운로드 장바구니
• 

  서울시립대 전자전기설계2(전전설2) 2주차 결과보고서

  2019년 전자전기컴퓨터설계실험2 2주차 실험보고서 학번 : 2015-610019 성명 : 윤종민 1. ... 즉 왼쪽과 같이 복잡한 형태의 회로도가 만들어지는 것이 아니라 오른쪽 사진처럼 간략화된 반가산기 2개와 추가적인 OR게이트를 사용하여 전가산기를 만드는 것이다. ... 위 사진처럼 지정한 버튼 1, 2번과 1번 LED가 작동할 수 있게 p63, p67, p191를 각각의 A, B, C 포트에 지정하였다. 2.

  리포트 | 9페이지 | 1,500원 | 등록일 2019.10.13

  다운로드 장바구니
• 

  서울시립대 전전설1 2주차 결과 레포트

  PostLab Report 제 2주차 개요와 계측기 1(전압전류원, DVM) 실험 과목명 전자전기컴퓨터설계실험1 담당 교수 담당 조교 실험일 실험조 학번 이름 목차 0. ... 직렬 저항과 나머지 하나의 저항 사이에 전압을 걸어준다. ... 참고문헌 (References)-------------법 및 주의 사항 숙지 2) 수동 소자의 종류와 특성 확인 3) 전압과 전류의 측정 방법 습득 4) 측정 결과와 이론 값의 비교

  리포트 | 14페이지 | 1,500원 | 등록일 2019.11.11

  다운로드 장바구니
• 

  전전설3 / 2 ~ 16주차 예비 + 결과레포트 묶음

  실험에 사용된 RLC band pass filter>>Vs 는 Vpp = 2, High Z 인 sinusoidal wave (a) – (1) R_L = ∞ Ω 일때 Figure 4.

  리포트 | 4페이지 | 10,000원 | 등록일 2022.03.21 | 수정일 2022.03.24

  다운로드 장바구니
• 

  서울시립대 전자전기설계2(전전설2) 7주차 결과보고서

  2019년 전자전기컴퓨터설계실험2 7주차 실험보고서 0. ... 출력값은 out과 state_out이 존재하는데, out은 말 그대로 출력값이고 state_out은 4비트 출력값으로 무어머신 내에서 상태가 어떤 상태인지 보여주는 4비트 값이다. ... 코드 분석을 시작하자면 localparam STATE_0 = 2'd0, STATE_1 = 2'd1, STATE_2 = 2'd2, STATE_3 = 2'd3; 가장 먼저 코드에서 나오는

  리포트 | 15페이지 | 1,500원 | 등록일 2019.10.30

  다운로드 장바구니
• 

  서울시립대 전자전기설계2(전전설2) 8주차 사전보고서

  2019년 전자전기컴퓨터설계실험2 8주차 사전보고서 0. ... 이진화 십진법의 각 자리의 수를 왼쪽으로 1bit씩 shift 시킨다. 2. 왼쪽으로 shift 되었을 때 값이 5 이상일 면 add3 를 해준다. 3. 1번을 반복한다. 4. ... 이후 4비트 카운터를 작성하였고 [3:0]에서 올림 수가 생기면 이를 [7:4]에 넘겨주는 if문을 추가 작성하였다.

  리포트 | 13페이지 | 1,500원 | 등록일 2019.11.05

  다운로드 장바구니
• 

  서울시립대 전자전기설계2(전전설2) 5주차 사전보고서

  2019년 전자전기컴퓨터설계실험2 5주차 사전보고서 1. 교안의 2:4 디코더의 진리표로부터 논리회로를 카르노맵을 이용한 최적화 방법으로 설계하시오. ... 래치란 한 비트의 정보를 데이터가 바뀌기 전까지 계속 유지하는 회로이며, 클럭 입력을 갖지 않는 2진 기억소자로 기억과 귀환 기능을 하는 요소가 있기에 플립플롭과 유사하지만 클럭 입력이 ... 즉 D래치는 기존 SR래치에서 S와 R이 동시에 1일 경우를 막아주는 인버터의 역할을 하는 것이라고 볼 수 있다.

  리포트 | 10페이지 | 1,500원 | 등록일 2019.10.13

  다운로드 장바구니
• 

  서울시립대 전자전기설계2(전전설2) 5주차 결과보고서

  2019년 전자전기컴퓨터설계실험2 5주차 실험보고서 1. 실습1 2:4 디코더 설계 실습1에서는 2:4 디코더를 디자인하는 것이 목표이다. ... 즉 encoder의 회로도와 일치함을 보여주었다. 테스트벤치 시뮬레이션도 4:2 인코더의 결과와 동일한 파형이 나왔다. ... 우리가 설계하려는 인코더는 Latch가 딱히 필요 없는 회로이기에 저런 래치 생성은 불필요하고, 그래서 몇몇 부분을 바꾸어주어야 한다.

  리포트 | 16페이지 | 1,500원 | 등록일 2019.10.13

  다운로드 장바구니