"전전설2" 검색결과 181-200 / 18,363건

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  전자전기컴퓨터설계실험2(전전설2)6주차결과

  그리고 각각 1이 입력되었을 때에는 그 전의 값을 유지한다. 다. SR플립플롭 래치와 플립플롭은 비슷하지만 그 차이가 분명 있다. ... 순차회로 정해진 input이 들어오면 정해진 output이 나오는 조합회로와는 달리 input과 다르게 현재 상태와 현재 입력의 조합으로 정해지는 회로로 현재 상태는 그 전의 입력에 ... Redirect=Log&logNo=10155782186 2) 순

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  전자전기컴퓨터설계실험2(전전설2)6주차예비

  그리고 각각 1이 입력되었을 때에는 그 전의 값을 유지한다. 다. SR플립플롭 래치와 플립플롭은 비슷하지만 그 차이가 분명 있다. ... 순차회로 정해진 input이 들어오면 정해진 output이 나오는 조합회로와는 달리 input과 다르게 현재 상태와 현재 입력의 조합으로 정해지는 회로로 현재 상태는 그 전의 입력에 ... 데이터 저장과 전송 데이터는 0,1로 이루어진 2진법으로 이루어져있다.

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  전자전기컴퓨터설계실험2(전전설2)1주차결과

  전가산기(Full Adder) 전가산기는 두 개의 반가산기로 이루어졌다. . ... 반가산기의 경우 입력이 2개, 출력이 2개이다. ... 여기서 반가산기와 전가산기의 차이를 알 수 있다.

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  전자전기컴퓨터설계실험2(전전설2)4주차예비

  결론 (Conclusion) 감산기의 경우 여러 방식이 존재하였지만 그 중에서도 전가산기에 XOR gate를 사용하여 응용시켜 만드는 방식을 사용하는 방법이었다. 4비트 경우에도 전감산기를 ... 예를 들어 2-2=0과 같은 뺄셈은 2+(-2)=0처럼 덧셈의 연산으로 바라볼 수 있다. 그러나 이처럼 뺄셈을 덧셈의 연산으로 바라보기 위해서는 음수의 표현이 가능하여야 한다. ... 그러나 2진수에서의 1의 보수는 0의 존재를 두 개로 만들기 때문에 2의 보수를 사용하여 음수를 표현한다. 2의 보수를 취하기 위해선 해당 수의 1의 보수를 취해주고 1을 더 해주면

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  전자전기컴퓨터설계실험2(전전설2)9주차결과

  1; counter2 = 8'b00110000; // 0 end else counter2 = counter2 + 1; else if(number_down_w) if(counter2 ... 실험의 목적(Purpose of this Lab) Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 combo의 LCD를 사용한다. 2. ... 핀 설정은 NET “소자이름” LOC = “P번호”; 2. 기기와 연결 및 구동 . Impact를 실행하고 프로그램을 해줘 기기와 연결을 하고 구동한다. Ⅲ.

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  전자전기컴퓨터설계실험2(전전설2)5주차예비

  실험결과 (Results) 1. 2비트 2:1 MUX를 설계하시오. ... 디코더와 서로 반대의 역할을 하므로 2^n개의 입력 신호를 n비트 2진수 출력 신호로 변화시킨다. ... b00 : q = a; 2'b01 : q = b; 2'b10 : q = c; 2'b11 : q = d; endcase end endmodule 구현 회로 코딩 simulation a

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  전자전기컴퓨터설계실험2(전전설2)7주차예비

  b00, s1=2'b01, s2=2'b10; always @(posedge x or negedge resetn) begin if(~resetn) state = s0; else case ... b10; else if((state==s1) && (x==1'b1)) y=2'b01; else y=2'b00; end endmodule 구현회로 전체시뮬레이션 3. ... (state) s0 : state = s1; s1 : state = s2; s2 : state = s0; default : state = s0; endcase end always @

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  전자전기컴퓨터설계실험2(전전설2)3주차결과

  실험의 목적(Purpose of this Lab) Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 전가산기를 구현하고 이를 FPGA를 이용하여 구현한다. ... c2); full_adder_b i3(a2, b2, c2, s2, c3); full_adder_b i4(a3, b3, c3, s3, cout); endmodule 구현 회로 코딩 ... s1, s0, cout; wire c1, c2, c3; full_adder_g i1(a0, b0, cin, s0, c1); full_adder_g i2(a1, b1, c1, s1,

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  전자전기컴퓨터설계실험2(전전설2)5주차결과

  실험결과 (Results) 1. 2비트 2:1 MUX를 설계하시오. ... 디코더와 서로 반대의 역할을 하므로 2^n개의 입력 신호를 n비트 2진수 출력 신호로 변화시킨다. ... b00 : q = a; 2'b01 : q = b; 2'b10 : q = c; 2'b11 : q = d; endcase end endmodule 구현 회로 코딩 Input & Output

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  전자전기컴퓨터설계실험2(전전설2)9주차예비

  실험의 목적(Purpose of this Lab) Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 combo의 LCD를 사용한다. 2. ... 핀 설정은 NET “소자이름” LOC = “P번호”; 2. 기기와 연결 및 구동 . Impact를 실행하고 프로그램을 해줘 기기와 연결을 하고 구동한다. Ⅲ. ... b00100000; //blank end 16: begin lcd_rs = 1'b1; lcd_data = 8'b00100000; //blank end endcase end line2

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  전자전기컴퓨터설계실험2(전전설2)8주차결과

  따라서 버튼을 2개 이상 사용하고 비동기식 신호를 3개 이상 사용할 경우에는 다음과 같이 원샷 시그럴을 이용해주어야 한다. 2. one-shot signal 을 사용하지 않음 이번엔 ... Segment 모양에 따라서 각각의 decode 된 2진수들이 존재한다. 나. ... 핀 설정은 NET “소자이름” LOC = “P번호”; 2. 기기와 연결 및 구동 . Impact를 실행하고 프로그램을 해줘 기기와 연결을 하고 구동한다. Ⅲ.

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  전자전기컴퓨터설계실험2(전전설2) 1주차예비

  반가산기의 경우 입력이 2개, 출력이 2개이다. ... 전가산기(Full Adder) 전가산기는 두 개의 반가산기로 이루어졌다. . ... 여기서 반가산기와 전가산기의 차이를 알 수 있다.

  리포트 | 13페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.03.22

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  전자전기컴퓨터설계실험2(전전설2)7주차결과

  x=1 z=0 s0 → s2 x=0 z=0 s2 → s4 x=0 z=0 s2 → s4 x=1 z=1 s2 → s4 x=1 z=1 s2 → s4 x=1 z=0 s4 → s6 x=1 z ... x=1; z=0; end else if((state==s2)&&(in==1'b0)) begin state=s4; x=0; z=0; end else if((state==s2)&&(in ... =0 s4 → s6 x=0 z=1 s6 → s0 x=0 z=1 s6 → s0 2.

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  전자전기컴퓨터설계실험2(전전설2)8주차예비

  Segment 모양에 따라서 각각의 decode 된 2진수들이 존재한다. 나. ... 핀 설정은 NET “소자이름” LOC = “P번호”; 2. 기기와 연결 및 구동 . Impact를 실행하고 프로그램을 해줘 기기와 연결을 하고 구동한다. Ⅲ. ... 설계과정에서 사용하는 클럭의 입력은 1MHz, 1kHz, 1Hz의 오실레이터 클럭과 사용자가 임의의 주파수를 사용할 수 있는 User Clock으로 구성된다. 2.

  리포트 | 26페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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  전자전기컴퓨터설계실험2(전전설2)4주차결과

  가산기의 경우 반가산기들의 상위 모듈인 전가산기가 4bit 인스턴스에는 순서와 이름에 의한 매핑이 존재한다. 바. ... , AGB0, ALB0); comparator u2(A[1], B[1], EQ1, AGB1, ALB1); comparator u3(A[2], B[2], EQ2, AGB2, ALB2) ... 예를 들어 2-2=0과 같은 뺄셈은 2+(-2)=0처럼 덧셈의 연산으로 바라볼 수 있다. 그러나 이처럼 뺄셈을 덧셈의 연산으로 바라보기 위해서는 음수의 표현이 가능하여야 한다.

  리포트 | 19페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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  전자전기컴퓨터설계실험3(전전설3)2주차결과

  " [1-3]6 [2-1]8 Hyperlink \l "_Toc414807359" [2-2]9 [2-3]11 [2-4]13 Hyperlink \l "_Toc414807360" Ⅳ. ... 실험목적2 Hyperlink \l "_Toc414807352" Ⅱ. 배경이론 및 지식2 Hyperlink \l "_Toc414807356" Ⅲ. ... 이를 통해 응답함수의 크기를 구할 수 있다. 2.

  리포트 | 19페이지 | 2,000원 | 등록일 2017.02.09

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  전자전기컴퓨터설계 실험3(전전설3) 2주차 예비

  사전보고서 5 [1-1] 5 [1-2] 6 [1-3] 7 [2-1] 7 [2-2] 7 [2-3] 7 [2-4] 7 [2-5] 8 [2-6] 9 [3-1] 10 [3-2] 10 Ⅴ. ... 실험목적 2 Ⅱ. 배경이론 및 지식 2 Ⅲ. 실험장비 및 재료와 실험방법 4 Ⅳ. ... 전압 분배를 이용하여 다음과 같은 식을 유도할 수 있다. [2-2] H(s)에서 resonant frequency ωo 식을 구하시오. 주어진 회로에서의 전체 임피던스는 이다.

  리포트 | 11페이지 | 2,000원 | 등록일 2017.02.09 | 수정일 2017.02.12

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  전자전기컴퓨터설계실험1(전전설1)2주차예비

  주의점 - 기기 작동 전에 기기 자체 체크를 통해서 이상유무를 확인한다. - 함수발생기 output은 마지막에 도출시킬 때 후 Oscilloscope로 측정한다. - 입력 전압은 ( ... 위의 주기와 진동수 관계를 이용하면 각진동수 =2=2 로 나타낼 수 있다. ... 5.2.1)과 (5.2.2)에서 출력한 값을 사용한다. - Oscilloscope를 이용해 관측하고 화면에 2~3주기, 격자 두 개 이상의 크기를 갖는 파형이 나오도록 Vertical

  리포트 | 18페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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  전자전기컴퓨터설계실험1(전전설1)2주차결과

  실험결과 5.1 Oscilloscope의 Probe 보정을 실시한다. - 보정하기 전 Oscilloscope를 초기 값으로 설정하고 자체교정을 진행한다. - 보정하기 전과 후의 파형을 ... 주의점 - 기기 작동 전에 기기 자체 체크를 통해서 이상유무를 확인한다. - 함수발생기 output은 마지막에 도출시킬 때 사용한다. - 전압 또는 시간 측정 시 프로브 배율과 mag ... 실험에 대한 소개2 가. 실험 목적2 나. 실험에 사용될 이론 및 지식2 2. 실험 장비 및 재료와 실험방법14 가. 실험 방법14 나. 실험 재료 장비14 다. 주의점14 3.

  리포트 | 28페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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  전자전기컴퓨터설계실험2(전전설2프로젝트)final_project(시계만들기)/기능8개(+세부기능)/(2015)

  중 년은 버튼 5,1, 월과 일은 각각 2,3 으로 조정 가능함. ... ) reg [7:0] counter17b, counter18b; // 초(2번스탑워치저장) reg [7:0] counter19b, counter20b; // 0.1초, 0.01초(2번스탑워치저장 ... 설정 후에는 버스 스위치를 00000010 로 맞춰줘야 동작함. 2.기본 시계 기능 비밀번호를 통과하면 자동으로 설정됨.

  리포트 | 94페이지 | 5,000원 | 등록일 2016.01.14 | 수정일 2017.02.10

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