[기초회로실험] 전가산기(Full Adder) 결과보고서

소개글

[기초회로실험] 전가산기(Full Adder) 결과보고서 입니다.

목차

1. 서론
2. 실험결과
3. 검토 및 결론

본문내용

1-1.전가산기 (Full adder)
2진 숫자(비트)를 덧셈하기 위한 논리 회로의 하나. 온 덧셈기라고도 한다. 전가산기는 3개의 디지털 입력(비트)을 받고, 2개의 디지털 출력(비트)을 생성한다. 덧셈해야 할 2개의 비트와 다른 숫자 위치(digit position)에서 보내 온 자리 올림 비트를 받아 2개의 출력, 즉 합과 새로운 자리 올림수(result carry)를 생성한다.

참고 자료

[네이버 지식백과] 전가산기(IT용어사전, 한국정보통신기술협회)
대한전자공학회, <<기초전기전자공학실험>>, 교학사, 1994