베릴로그 전가산기 설계

소개글

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목차

1. full adder를 다음의 방법으로 설계하고 검증하라.
a) gate-level로 설계하라.
b) 연속할당문(assign문)을 이용하여 설계하라.
c) 행위수준 모델링을 이용하여 설계하라(always문, case문).

본문내용

전가산기는 이진수 덧셈을 수행할 때 두 개의 한 자릿수 이진수 입력과 함께 하위 자리올림수를 포함하는 방식이다. 전가산기는 입력 변수가 a, b 그리고 아랫자리의 자리올림수를 ci 라고 할 때, 두 비트의 출력 s 와 자리올림수 co 를 출력한다. 전가산기는 반가산기 두 개를 이용하여 구현 가능하다. a 와 b 를 첫 번째 반가산기의 입력으로 연결하고 그 반가산기의 출력값과 ci 를 두 번째 반가산기에 입력으로 연결하면 두 번째 반가산기의 출력값은 s가 되고, 두 반가산기의 자리올림수 출력에 대한 OR 연산이 co 가 된다.

a=1, b=0, ci=0 인 경우를 예를 들어 회로에서 검증해보자.
xor게이트는 입력이 서로 다르면 1, 같으면 0을 출력하고, and게이트는 입력이 모두 1일 때 1, 하나라도 0이면 0을 출력한다. or게이트는 입력이 하나라도 1이면 1, 모두 0이면 0을 출력하기 때문에 각 게이트에 입출력을 빨간색으로 표시하였다. 모든 결과값을 확인해보면 위의 진리표와 일치함을 확인할 수 있다.

참고 자료

없음