중앙대학교 아날로그및디지털회로설계실습(3-2) A+ 6차예비보고서-위상 제어 루프(PLL)

소개글

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목차

1. 실험 목적

2. 준비물

3. 설계실습 계획서
3-1 위상제어루프의 용도
3-2 Datasheet
3-3 위상검출기
3-4 위상제어루프 설계
3-5 VCO 의 Gain
3-6 위상제어루프의 Loop Filter

본문내용

1. 실험 목적
위상 제어 루프 회로의 이론을 학습하고 간단한 위상 제어 루프 회로를 구성하여 주파수 동기화(Phase Locking) 원리를 이해한다.

2. 준비물
<부품>
저항 (100Ω, 1/2W, 5%) : 3 개
저항 (1 ㏀, 1/2W, 5%) : 2 개
저항 (5.1 ㏀, 1/2W, 5%) : 1 개
저항 (10 ㏀, 1/2W, 5%) : 2 개
저항 (20 ㏀, 1/2W, 5%) : 3 개
커패시터 (10nF, ceramic disk) : 1 개
커패시터 (100nF, ceramic disk) : 1 개
커패시터 (1uF) : 2 개
BJT (2N3904(NPN)) : 1 개
IC UA741 Op amp : 3 개
Inverter 74HC04 : 1 개
XOR gate 74HC86 : 1 개

<사용장비>
오실로스코프 : 1 대
브레드보드 : 1 개
파워서플라이 : 1 대
함수발생기 : 1 대
점퍼선 : 다수

3. 설계실습 계획서
3-1 위상제어루프의 용도
이론부의 위상 제어 루프를 이해하여 요약, 설명하고 실제 사용되는 분야에 대해서 서술한다.

위상 제어 루프는 전압제어 발진기의 출력위상과 입력신호의 위상을 비교하여 두 입력의 위상차이를 가지고 전압제어 발진기를 제어하는 피드백 시스템으로, 위상을 고정 또는 변화시킬 수 있다.

참고 자료

없음