논리회로설계실험 6주차 D Latch 설계

목차

1. Objective of the Experiment
2. Theoretical Approach
3. Verilog Implementations
4. Resul
5. Conclusion

본문내용

1) Objective of the Experiment(실험 목적)
이번 실습의 목표는 D Latch를 Behavioral modeling, Dataflow modeling, Gate-level modeling, 그리고 Structural modeling으로 구현하는 것이다. 강의에서 다룬 S-R Latch와 Gated S-R Latch의 modeling 방법을 참고하여 구현할 것이다. D Latch의 schematic을 그려 모델링을 더 용이하게 할 수 있다. 마지막으로 testbench code를 작성하고 D Latch의 네 가지 모델링의 파형을 확인하여 정확히 작동하는지 검증하는 과정을 거칠 것이다.

2) Theoretical Approach(이론)
2.1) D Latch
D Latch의 기본적인 생김새는 오른쪽 그림과 같다. 두 개의 input으로 D와 EN(Enable)을 받고, 두 개의 output Q, Q’이 있다. EN신호가 0인 경우 output을 maintain(유지)하고, 1일 경우 D의 값이Q에 전달된다. 아래는 D Latch의 Truth table이다.

2.2) Schematics
두가지 schematic을 그려볼 것이다. 첫 번째 schematic은 logic gates만을 이용하여 D Latch를 그릴 것이고, 두 번째 schematic은 logic gates와 SR Latch를 이용하여 그릴 것이다.

참고 자료

없음