"vhdl" 검색결과 181-200 / 1,451건

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  VHDL 설계 레포트(문법적용)

  ◆ logic1 1.소스 library ieee; use ieee.std_logic_1164.all; entity logic1 is port(a,b,c :in bit; y :out bit); end logic1; architecture sample of logic1 i..

  리포트 | 13페이지 | 2,000원 | 등록일 2010.04.24

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  Shift Register Design (VHDL)

  . - 위의 예시 쉬프트 레지스터를 vhdl로 만든다면, 각 클럭 마다 Data를 받아서 Temp에 차례로 입력 시키게 될 것이다. shift register는 input과 output의

  리포트 | 1페이지 | 1,000원 | 등록일 2008.12.26

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  [VHDL][논리회로] Full adder 설계(xor과 and or not)

  [VHDL][논리회로] Full adder 설계A+받은 설계 입니다xor과 and or not 2가지로 설계

  리포트 | 1,000원 | 등록일 2014.11.15

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  [전자] VHDL

  VHDL의 특징 4.1. ... 그러나 표준화된 VHDL의 등장으로 이러한 문제들이 모두 해결되었다. ... 그리고 일부에서 는 아날로그 또는 아날로그-디지털 혼합 VHDL을 위한 제한적인 시도를 하고 있 다. 4.4.

  리포트 | 5페이지 | 3,000원 | 등록일 2005.06.10

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  VHDL실습 디지털시계, 1초 생성기, 60초 카운터 등

  Symbol을 이용한 설계 - VHDL로 디지털 시계를 설게한 것을 위에 보이는 Project로 묶어 각각 하나의 심볼파일로 만들어 주어야 한다. ... 차 례 1초 생성기 60진 카운터(초, 분) 12진 카운터(시간) FND Decoder & 2x1 Mux TOP Design_Vhdl TOP Design_Schematic ●디지털 ... RTL VIEWER 결과 Top Design-Vhdl -D Component를 이용한 시계설계 → 디자인 파일 추가 - 시계를 설계하기 전, 저장할 폴더 안에 지금까지 만든 초 생성기

  리포트 | 16페이지 | 3,500원 | 등록일 2015.05.30

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  디지털 전자 시계 VHDL (Flowrian 을 이용한 논리 설계 실험 )

  구현 - 알람 , 스탑워치 , 시간변경 , 시간변경(다른나라 )직접 책보면서 구현 , 작동합니다.

  리포트 | 4,000원 | 등록일 2013.12.14 | 수정일 2013.12.16

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  VHDL Decoder and Encoder(prelab 입니다) xilinx vhdl

  . - Make VHDL codes library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL

  리포트 | 11페이지 | 2,000원 | 등록일 2008.09.28

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  VHDL을 이용한 Mux, Demux, incoder, decoder, FND 설계 및 실습

  VHDL (d) 2x4 Decoder Schematic & VHDL (e) 4비트 4x1 Mux Schematic & VHDL (f) 0~f FND Decoder (VHDL만) 을 ... VHDL로 설계 Y1 ... 실습명 : 3주차 VHDL 수업 실습 2.

  리포트 | 16페이지 | 1,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  VHDL을 이용한 신호등 설계 프로젝트

  VHDL 시스템 구성도> - TOP Traffic에서 전체 모듈을 총괄하며, TOP Traffic에서 사용하는 Process들을 따로 지정하여 두고 사용하였다. ... 실험의 목표 VHDL을 이용하여, HBE-COMBO II 보드에 장착되어 있는 Traffic Light Module을 제어하여, 신호등 컨트롤러를 구현한다. ① 교차로에서 차량신호등과

  리포트 | 16페이지 | 1,500원 | 등록일 2010.12.16

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  VHDL을 이용한 엘리베이터(승강기) 설계 프로젝트

  이번 프로젝트로 인해서 수업시간에 배운 내용들을 좀더 복습할수 있었고 나아가 VHDL이라는 언어에 대해서도 조금더 이해할 수 있었던 좋은 기회였던 것 같습니다. ... 서론 수업시간에 배운 VHDL언어를 사용하여 우리 주변에 쓰이는 단일 엘리베어터를 설계해본다. 정원초과, 응급버튼, 엘리베이터이동에 중점을 두고 엘리베이터를 구현 2.

  리포트 | 19페이지 | 5,000원 | 등록일 2011.12.17

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  VHDL을 이용한 Digital clock설계

  ※ Sequence of Mode_1: Clock ➡ Date ➡ Timer ➡ Alram① Clock: s_1~s_2 : Express times_3~s_4 : Express minutes_5~s_6 : Express secMode2(setting): Push the..

  리포트 | 20페이지 | 1,000원 | 등록일 2010.12.13

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  VHDL로 구현한 디지털시계 (EP1C6Q240C8)

  리포트 | 2,000원 | 등록일 2015.09.19 | 수정일 2019.06.10

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  vhdl 4bit 병렬가산기

  VHDL 설계 library ieee; use ieee.std_logic_1164.all; entity b_20072740 is port( A : in bit_vector(3 downto

  리포트 | 3페이지 | 1,000원 | 등록일 2010.12.09

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  (디지털시스템설계)VHDL Full Adder

  Full_Adder에 대한 VHDL 코드를 구하시오 단. ... Full_Adder에 대한 test bench를 VHDL로 작성한 후 functional simulation을 하여 그 결과를 보시오.(화면 캡쳐) 5. ... FULL_Adder의 VHDL code -------------------------------------------------------------------------------

  리포트 | 8페이지 | 1,000원 | 등록일 2010.12.01

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  (디지털시스템설계)VHDL RS_Latch

  RS Latch 에 대한 VHDL 코드를 구하시오 단. ... RS Latch 에 대한 test bench를 VHDL로 작성한 후 functional simulation을 하여 그 결과를 보시오.(화면 캡쳐) 4. ... RS Latch 의 VHDL code --------------------------------------------------------------------------------

  리포트 | 7페이지 | 1,000원 | 등록일 2010.12.01

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  [대충] 결과 VHDL을 이용한 기본 논리 게이트 및 가산기의 구현

  디지털공학실험(결과보고서) 실험 : VHDL 설명 및 문법 ◆실험 가. ... 전가산기 ◆검토 및 고찰 지난 시간에 VHDL의 특징과 설계 기법에 대하여 학습하고, 설계를 위한 기본적인 문법을 학습했습니다.

  리포트 | 2페이지 | 1,000원 | 등록일 2015.01.17

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  vhdl 디코더 코딩입니다

  VHDL의 디코더 구현(Fig. 3-11) ※결론 및 고찰 교과서의 그림 3-11을 vhdl로 구현하는 과정에서 가장 중요 한건 siginal 의 사용이었다.

  리포트 | 1페이지 | 1,000원 | 등록일 2008.06.12

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  vhdl nand게이트 코딩

  VHDL의 NAND GATE 구현 ※결론 및 고찰 VHDL이란 프로그램을 이용해서 처음 NAND GATE를 구성해 보았다.

  리포트 | 1페이지 | 1,000원 | 등록일 2008.06.12

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  VHDL이란?

  VHDL을 이용한 ASIC 설계 VHDL -VHSIC Hardware Description Language (VHSIC : Very High Speed Integrated Circuits ... hardware 설계) -특징 : IEEE(Institute of Electrical and Electronics Engineers 《미》 전기전자 기술자 협회) 표준으로 제정된 언어 -VHDL ... 사용자가 정의한 공백을 갖지 않는 문자열 entity name, architecture_name, port, function, object 등 -Reserved word : 예약어, VHDL

  리포트 | 2페이지 | 1,000원 | 등록일 2004.12.09

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  VHDL을 통한 자판기 설계

  자판기 [VHDL 언어 구현] library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity

  리포트 | 8페이지 | 2,500원 | 등록일 2009.12.16

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