"vhdl" 검색결과 81-100 / 1,451건

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  VHDL을 이용한 순차회로 설계

  Introduction 10주차 실습이었던 VHDL을 이용한 순차회로 설계는 3가지 쉬프트, circular shift, logicla shift, arithmetic shift를

  리포트 | 16페이지 | 2,000원 (20%↓) 1600원 | 등록일 2014.11.04 | 수정일 2022.11.04

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  VHDL을 이용한 디지털시계

  레포트 표지 1. 제목 디지털 시계 구현 2. 목적 지금까지 배운 것을 기반으로 하여 기능이 다양한 시계를 구현해 본다. 3. 기능 ⅰ) 정확한 시간 표시 ⅱ) 알람기능 ⅲ) 타이머 기능 ⅳ) 스톱워치 기능 ⅴ) 시간 및 타이머 수정과 설정 기능 4. 설계 절차 ① ..

  리포트 | 25페이지 | 7,000원 | 등록일 2013.07.04 | 수정일 2017.04.14

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  [VHDL]엘리베이터 설계

  Test_ele.vhd 코드분석library ieee; --라이브러리 로드use ieee.std_logic_1164.all; --라이브러리 로드use ieee.std_logic_unsigned.all ; --라이브러리 로드en..

  리포트 | 11페이지 | 3,500원 | 등록일 2011.07.11

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  VHDL을 이용한 digital watch 설계

  계층구조를 사용하여 디지털시계를 VHDL로 구현하고 DE2 보드동작을 확인한다. ? VHDL로 설계한 코드를 Schematic으로 변환하여 같은지 확인한다. ? ... --포트 명도 같게 설정해주도록한다. end component; Mux를 탑디자인으로한 VHDL이다. ... 경우.. ========================= 시계의 핵심요소인 1초 발생기 부분의 VHDL이다.

  리포트 | 19페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  vhdl 학번 proj

  프로젝트 내용 설명-이번 프로젝트는 입력 핀을 통해 학번과 이름 정보를 입력 받고 그에 대응하는 정보를 출력 단으로 보내어서 7-segment의 불을 밝히는 프로그램을 코딩하고 탐구하는 프로젝트이다.-7-segment에 불이 알맞게 들어오는지 직접 눈으로는 확인할 수 ..

  리포트 | 7페이지 | 3,000원 | 등록일 2011.06.27

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  VHDL을 이용한 논리 게이트 실습

  VHDL로 누른 상태의 모습이다. ... C언어는 문장순서대로 한줄한 줄 동작하지만 VHDL은 병렬적으로 동작한다. 그리고 C와는 달리 VHDL은 대소문자를 구분하지않았다. ... 기존프로그래밍 언어인 C와 VHDL의 차이점이 있다면 C는 항상 문장마지막에 ;이 붙 지만 VHDL에서는 port의 마지막줄은 ;을 붙이지않았다.

  리포트 | 28페이지 | 1,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  VHDL 시계 설계

  즉 위에 보시는 VHDL 설계는 1초 클럭 발생기로써, 전체 구간이 아닌 반구간 카운트 후 내부 Signal을 반전하여 출력합니다. ... 일단 위 Out 출력을 설계 했던 것과 같이 거의 동일한 VHDL 설계 과정을 보였습니다. 하지만 Out 출력보다 더 간단한 코드 설계 과정을 보였습니다. ... 즉 VHDL로 설계한 것을 보면 key_1 가 rising_edge 일 때 발생을 하며, cnt 값이 3일 때 “00으로 초기 값을 설정해주고 만약 그렇지 않으면 하나씩 값을 더해

  리포트 | 17페이지 | 25,000원 | 등록일 2011.04.07

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  [VHDL] 디멀티플렉서 설계

  이것은 VHDL이 합성되는 과정에서 그 전의값을 유지하기 위해 래치를 포함시키기 때문이다. ... 따라서 본 실습에서는 디멀티플렉서의 동작을 이해하고, VHDL이 회로로 합성되는 과정을 이해한다.∙ 실습 내용1.

  리포트 | 4페이지 | 1,000원 | 등록일 2012.12.16

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  VHDL assignment에 관해

  ◆ Signal assignment Signal assignment는 ‘

  리포트 | 2페이지 | 1,000원 | 등록일 2011.03.27

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  VHDL 디지털시계 발표 자료

  하지만 1주가 지나고 2~4주가 지나면서 점점 VHDL를 이용하면서 시계를 제작해가는 저희의 모습을 발견하게 되었고.ow} ... sample; 동 작 화 면 사 진 동 작 화 면 사 진 제작 후기 위의 제작 과정을 통해 디지털시계를 완성했다 처음 디지털 시계를 기말고사를 대신하여 평가한다는 교수님의 말씀을 듣고 VHDL에

  리포트 | 29페이지 | 1,000원 | 등록일 2014.03.23

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  스톱워치 vhdl 구현 보고서

  A반 전기전자기초실험 10조 12183446 최유미 12183355 박지인 1.블록도 2.statemachine 상태도 3.vhdl 코드 1)Clk_div

  리포트 | 14페이지 | 2,000원 | 등록일 2013.12.24

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  VHDL 설계-encoder

  테스트벤치 또한 일반적인 VHDL 코드와 같은 구성을 가진다.

  리포트 | 15페이지 | 2,000원 | 등록일 2012.07.12

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  [대충] 결과 VHDL 설명 및 문법

  처음 VHDL을 사용해봤고 프로그램을 만드는 것도 생소하였기에 익숙하지 않아 시간이 제법 오래 걸렸습니다. ... 디지털공학실험(결과보고서) 실험 : VHDL 설명 및 문법 ◆실험 가. NOT gate 실습 나. NAND gate 실습 다. ... XOR gate 실습 ◆검토 및 고찰 VHDL의 특징과 설계 기법에 대하여 학습하고, 설계를 위한 기본적인 문법을 학습했습니다.

  리포트 | 4페이지 | 1,000원 | 등록일 2015.01.17

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  VHDL 디지털 시계(소스,시뮬레이션,설명)

  d gital clock 2v Index Clk_div Dclk_2v Bcd_seg dclk waveform clok div Generic 을 이용하여 n 을 99 로 정의한다 입력 : clkin 출력 : clkout Clkin 에 의해서 clkout 값이 영향 받음 ..

  리포트 | 16페이지 | 1,000원 | 등록일 2014.12.18

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  VHDL 디지털 시계

  VHDL을 이용하여 시계, 알람, 타이머, 스톱워치 기능을 설계하였습니다.사용자로부터 입력을 받을 수 있으며, 이를 LCD로 출력합니다.

  리포트 | 63페이지 | 3,000원 | 등록일 2010.12.07

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  [대충] 예비 VHDL 설명 및 문법

  디지털공학실험(예비보고서) 실험 : VHDL 설명 및 문법 1. 실험 목적 VHDL의 특징과 설계 기법에 대하여 학습하고, 설계를 위한 기본적인 문법을 학습한다. 2. ... VHDL 언어 자체의 복잡성, Full-custom 설계 방식에 비해 최적화된 설계가 어려 움. ... VHDL의 특징 ①장점 : 표준화된 라이브러리, 특정 기술 및 공정에 무관한 설계방법, 폭 넓은 이용 범위, Top-Down 방식의 설계, 재사용이 가능, 설계 기간 단축 ②단점 :

  리포트 | 3페이지 | 1,000원 | 등록일 2015.01.17

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  [VHDL][논리회로]Nand, Or 게이트

  [VHDL][논리회로]Nand, Or 게이트A+받은 설계 입니다

  리포트 | 1,000원 | 등록일 2014.11.15

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  Traffic controller (using VHDL)

  REPORT IEEE Code of Ethics (출처: http://www.ieee.org) We, the members of the IEEE, in recognition of the importance of our technologies in affecting t..

  리포트 | 20페이지 | 6,000원 | 등록일 2012.04.04 | 수정일 2014.06.01

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  [PPT] VHDL 문법

  VHDL 문법 2 식별어 (Identifier) 설계자의 임의 문자열 entiry, architecture body, port 의 이름 정의 규칙 VHDL 은 대소문자 구별 없음 두개의 ... 대쉬 (“--”) 로 주석 처리 알파벳 , 숫자 및 밑줄 (“_”) 의 사용 첫 번째 문자는 영문으로 시작 빈 칸은 허용하지 않음 3 지정어 (Reserved word) VHDL ... 구문을 위한 미리 지정된 문자열 식별어로 사용할 수 없음 4 주석 (commet) “--” 로 표시 VHDL 수행에 영향을 주지 않는다 “--” 표시가 있는 부분부터 그 줄 끝까지

  리포트 | 86페이지 | 1,000원 | 등록일 2010.06.12

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  VHDL을 이용한 산술연산회로설계

  VHDL을 이용한 산술연산회로설계 B반 5조 2009312075 차승현 2013. 04. 16 Introduction 6주차 실습이었던 산술연산회로설계는 Booth곱셈기와 Alu로

  리포트 | 25페이지 | 2,000원 (20%↓) 1600원 | 등록일 2014.06.10 | 수정일 2022.11.07

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