"vhdl" 검색결과 21-40 / 1,451건

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  [VHDL] EC-2 마이크로 프로세서(microprocessor) 구현

  리포트 | 17페이지 | 5,000원 | 등록일 2020.10.08

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  VHDL 실습(8bit Counter, State Machine) 결과

  ☞ 이번에 설계한 8비트 카운터는 4비트 카운터 2개를 이용하여 구성하였다. 2개 중 왼쪽(앞쪽)에 있는 4비트 카운터의 Carry값이 1일 때만 동작하게 한다. 즉 오른쪽(뒷쪽) 4비트 카운터의 상태가 “1111”일 때 T가 1이 들어오면 Carry가 발생 해 다음 ..

  리포트 | 7페이지 | 1,000원 | 등록일 2021.01.06

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  VHDL코드를 이용한 4비트 감가산기 구현

  결과 VHDL CODE를 이용하여 소스를 구성하고 이를 Digcom v3.2에 구현을 하여 정상 작동하는지 확인 해보았다. 비고 이oo 4비트 감가산기 설계 1. ... V3.32와 quartusII를 이용한 4비트 감가산기 구현 과목명 디지털 시스템 담당교수 ooo 교수님 기간 - 설계 배경 디지털 시스템 수업시간에 익힌 내용을 토대로 quartus로써 vhdl ... 설계 목적 - 디지털 시스템 수업시간에 익힌 내용을 이용하여 감가산기의 원리를 이해하고 VHDL code를 작성하여 설계한다. quartus 8.1를 이용하여 Digcom v3.2에

  리포트 | 8페이지 | 1,000원 | 등록일 2020.05.19

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  Full adder VHDL 실습보고서(전가산기)

  VHDL에서 만들어 두었던 것을 토대로 Test bench가 구성됩니다. ... FullAdder & subtractor 학 과 : 전자전기공학부 1.목적(Purpose) 이번실습에서는 4 bit Full adder(4비트 전가산기)와 Subtractor(감산기)를 직접 VHDL코딩을

  리포트 | 11페이지 | 2,000원 | 등록일 2020.12.20 | 수정일 2020.12.27

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  디지털 시계 실습 vhdl 레포트 (12,60진 카운터)

  Vhdl를 이용한 코드 출력 결과 디지털 시계 이론적 배경 Vhdl를 이용해 디지털 시계를 구성하기 위해 component 문을 활용하여 설계를 하게 되었다. ... Vhdl를 이용한 코드 . 출력 결과 1초 생성기 이론적 배경 디지털 시계를 만들기 위해 1초마다 클럭을 만들어 내는 1초 생성기가 필요하다. ... 이용한 시계 설계- 목차——————————————— MUX 2x1 component-----------------------------------------p.3 멀티플렉서의 정의 Vhdl를

  리포트 | 19페이지 | 2,000원 | 등록일 2020.10.05

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  VHDL 설계 실습 보고서 (전감산기 설계)

  전감산기의 VHDL 설계 1. ... VHDL 설계 실습 보고서 VHDL Lab_01 일 시 학 번 이 름 제 목 전감산기 설계 실습 목적 전감산기는 한 자리 2진수 뺄셈을 할 때 전가산기에서 더한 결과 캐리가 발생하는 ... ; entity vhdl200911758 is port(x, y, bi : ininteger range 0 to 1; D, B: out std_logic); end vhdl200911758

  리포트 | 3페이지 | 1,000원 | 등록일 2020.05.29

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  VHDL_2_MUX,DEMUX,비교기,ALU,Hamming code

  문장을 작성했는데 문제가 있어서 이와 같은 방법을 썼다. 98) adder를 거치고 난 후 의 2진수를 temp에 할당했다. 100~110) double dabble 알고리즘을 VHDL

  리포트 | 35페이지 | 2,000원 | 등록일 2021.09.23 | 수정일 2022.04.04

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  VHDL 실습(XNOR, MUX, FullAdder, 4-bit FullAdder) 결과

  VHDL 실습(XNOR, MUX, FullAdder, 4 Bit FullAdder) 결과 보고서 ※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다. ?

  리포트 | 9페이지 | 1,000원 | 등록일 2021.01.06

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  VHDL 실습(D-FF, JK-FF, Counter) 결과

  VHDL실습(D-FF,JK-FF,Counter) 결과 보고서 ※ 모든 사진은 위에서부터 모듈, 테스트벤치, 시뮬레이션, 진리표 순서입니다. ?

  리포트 | 9페이지 | 1,000원 | 등록일 2021.01.06

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  [VHDL] countdown하는 마이크로프로세서(microprocessor) 전체 코드 및 레포트

  리포트 | 7페이지 | 10,000원 | 등록일 2020.10.08

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  디지털시스템설계 신호등설계 VHDL A+자료

  1. 목 적- 주어진 조건을 만족하는 Traffic Lights System을 구현한다.3. 구현① WOONG.vhdieee라이브러리 중 ieee.std_logic_1164 참조. WOONG component의 entity를 설정한다. CLK RST SIG_VSIG_P..

  리포트 | 8페이지 | 2,500원 | 등록일 2020.09.09 | 수정일 2020.12.10

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  vhdl stepmotor스텝모터 제자리회전 결과레포트

  전자공학 실험 3 TEAM PROJECT 7 CONTENTS 01 프로젝트 내용 02 예상 완성 동작 03 제한 조건 및 실험 환경 01 프로젝트 내용 리모컨 신호 (3 비트 6 가지 ) 에 따른 로봇 움직임 생성 ( 전진 , 후진 , 좌회전 , 우회전 , 우측으로 제..

  리포트 | 17페이지 | 2,000원 | 등록일 2019.08.24

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  [VHDL] moore machine을 사용해 '010' 탐지하는 프로그램 (sequence detector) 구현

  Ⅰ. IntroductionLab2는 Moore machine 을 이용해 ‘ 을 탐지하는 문제이다 . 1 비트 숫자 x를 input 으로 입력하여 ‘1’, ‘0’, ‘ 이 순서대로 들어오는 시기에 output z 의 값이 1 이 되어야한다 . 모든 과정은 Clock 이..

  리포트 | 12페이지 | 4,000원 | 등록일 2020.10.08

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  논리회로실험(VHDL 및 FPGA실습) 이론 및 실험결과 레포트

  Purpose Xilinx프로그램과 VHDL code를 이용해 기초적인 조합논리회로와 4 bit full adder & subtracter를 설계해 본다. ... 이를 통해 Xilinx프로그램과 VHDL code에 대해 익히고 4 bit full adder & subtracter의 작동원리에 대해 알아본다. 2. ... 설계한 4 bit 가/감산기를 Xilinx에 VHDL code로 만들고 다음 예제를 적용해 시뮬레이션 해보고 예상한 결과값이 나오는지 확인한다.

  리포트 | 53페이지 | 8,000원 | 등록일 2022.01.25 | 수정일 2022.02.08

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  임베디드 IoT 응용실험 - VHDL을 이용한 8-bit ALU

  과제명VHDL을 이용한 8-bit ALU 설계 및 검증과제 목적1. VHDL을 사용하여 논리회로를 기술한다.2. Vivado 환경에서 작업을 한다.3. ... Simulation 되는 VHDL source code를 제출한다.5. ... 동영상 제작주차별 계획1주차 : 계획 보고서 작성에 있어, 디지털 공학, 전자회로 과목 복습 및 VHDL 강좌 수강, 툴 설치(VAIVADO)_최신버전, 회로의 대략적인 구상과 동작

  리포트 | 9페이지 | 3,000원 | 등록일 2022.04.14

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  전자공학과 논리회로 A 설계 프로젝트 보고서 (VHDL코드포함)

  각 step에 대한 알고리즘 및 논리 설명 -곱하는 수(multiplier)의 자릿수에서 0이면 과정을 넘어가고 1이면 계산을 진행한다. 이때의 계산은 곱해지는 수(multiplicand)를 그대로 이용하였다.(2step, 3step에서는 비트 자리를 이동하여 계산과정..

  리포트 | 6페이지 | 3,000원 | 등록일 2020.12.10

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  [인하대 전자기초디지털논리설계]VHDL을 이용한 4bit Full Adder 설계

  실습 제목 ModelSim을 이용한 VHDL 실습 과제 2. ... VHDL을 이용해 회로를 처음 설계해보았는데 기초적인 수준이지만 회로 설계의 첫 걸음을 뗄 수 있는 좋은 경험이었고 이번 실습을 통해 VHDL 코딩과 출력 파형을 분석하는 방법에 대해 ... fulladder 설계시 XOR연산을 사용을 금지했으므로 EXOR = XY +X’Y’와 같이 XOR 연산을 signal로 정의하여 연산을 수행했다. 3) 4bit Full Adder의 VHDL

  리포트 | 4페이지 | 1,500원 | 등록일 2022.03.14

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  10, 16진 카운터 설계 vhdl 5-6-7카운터 포함

  HDL및 실습 -카운터 설계 및 시뮬레이션- 목차——————————————— D Flip/Flop---------------------------------------------------------p.3 D Flip/Flop 이란? 코드 및 설명 출력 결과 16진 카..

  리포트 | 10페이지 | 1,500원 | 등록일 2020.10.05

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  VHDL과 FPGA 실습 키트를 이용한 묵찌빠 게임 [디지털논리회로 실험 Term Project]

  1. 서론 2016년 3월 알파고와 이세돌의 바둑 경기가 끝난 후 전 세계적으로 인공지능 붐이 일어나고 있다. 최근에는 4차 산업 혁명에서 핵심인 인공지능을 이용하여 스타크래프트 경기를 준비하고 있다고 들었 다. 세계적인 추세에 힘입어 우리는 묵지빠 게..

  리포트 | 28페이지 | 4,000원 | 등록일 2020.04.24 | 수정일 2020.04.27

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  전자공학과 논리회로실험 A+ 프로젝트 보고서 (VHDL코드포함)

  1. 설계 목표 및 요구사항1) 설계 요구사항. -FPGA Kit에서 7 segment 모듈과 Keypad 모듈을 이용하여 Digital Lock을 설계한다. -Digital Lock은 6자리 비밀번호를 설정하는 기능, 설정된 비밀 번호가 입력되면 잠금 해제되는 기능,..

  리포트 | 17페이지 | 3,000원 | 등록일 2020.12.17

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